存储元件中的选择性写入的制作方法

本技术涉及存储元件中的选择性写入。更具体地，本技术适用于包括相关电子材料的存储元件，诸如存储器元件。此外，本技术涉及包含这种存储器元件的电路和设备及其操作和制造方法。
背景技术：
：非易失性存储器是其中存储器单元或元件在供应到元件的电力被移除后不会失去其存储器状态的一类存储器，并且包括电可擦除可编程只读存储器(eeprom)、闪存存储器、铁电ram(feram)、磁性ram(mram)，这里仅列举几个例子。在闪存存储器中，与eeprom相比，为了速度和更高的位密度而牺牲了保持随机存取(擦除/写入单个位)的能力。闪存存储器仍然是选择的非易失性存储器。尽管如此，一般认识到闪存存储器技术可能无法容易地缩放到40纳米(nm)以下。考虑用于替换闪存存储器或与之并行使用的技术具有所包括的基于电阻的存储器，该基于电阻的存储器基于表现出与材料的相位变化相关的电阻变化(由晶体结构中原子的长程排序确定)的某些材料。在这种基于电阻的存储器的被称为相变存储器(pcm/pcram)的一种类型中，当存储器元件的材料短暂熔化然后冷却至导电晶态或绝缘非晶态时，电阻发生变化。但是，基于电阻的存储器还没有被证明是商业上有用的，因为它们在导电状态和绝缘状态之间的转变取决于物理结构现象，例如，在以高达600℃熔化并返回到固态的过程中，由此该过程不能被充分控制以用作可靠的存储器，因此不适用于许多应用。另一种基于电阻的存储器包括由响应初始高“形成”电压和电流而激活可变电阻功能的材料组成的存储器元件。例如，电阻ram(reram)或导电桥ram(cbram)的操作可以强烈地依赖于温度，使得reram/cbram中的电阻切换机制也可以强烈地依赖于温度。某些类型的reram也可以表现出不稳定的特性。另外，reram/cbram中的电阻切换倾向于在经过许多存储器周期后疲劳。技术实现要素：广而言之，本技术的实施例结合了相关电子材料(cem)以形成相关电子开关(ces)元件。在这个上下文中，ces元件可以表现出从导电状态(低阻抗和低电容状态)到绝缘状态(高阻抗和高电容状态)的突然的导体/绝缘体转变，或者反之亦然，这是由于cem中的电子相关而不是固态结构相变(例如，如在上面简要讨论的，如在相变存储器(pcm)器件中发生的晶体/非晶体的变化或者如在电阻ram器件中发生的丝状形成)引起的。在操作中，包括cem元件的存储器单元的耐久性取决于各种因素，包括跨cem元件端子的电压和通过cem元件的电流。通常，电压越低，cem元件的耐久性越高，并且电流越低，cem元件的耐久性越高。发起存储器单元的读取和写入操作周期需要跨端子施加电压，这进而允许电流流动。因此，可以通过可以对其执行读取或写入操作的次数来测量非易失性存储器元件(诸如由cem制造的非易失性存储器元件)的耐久性或寿命。由于跨cem的电压和电流对于读取和写入操作是不同的，因此cem发生故障之前的周期数对于两个操作不相同。与写入操作相比，可以在非常低的电压(诸如0.2v)下读取cem，写入操作可以在大约1.2v的电压下发生。因此，在退化之前可以读取cem的次数远远超过故障之前的写入周期数。本文公开的技术描述了用于在包括相关电子材料的存储元件(诸如存储器元件)中改善耐久性或寿命的电路和方法。通过执行初始读取访问并将读取的数据与要写入的数据进行比较，减少了对各个位单元的写访问周期。仅在要写入的数据与读取的数据不同的情况下才执行后续写访问。本文公开的技术对于硬存储器盘的设计和操作特别有益。根据第一种技术，提供了一种将状态写入存储电路中的相关电子元件的方法，该方法包括接收用于将状态写入相关电子元件的写命令；读取相关电子元件的存储的状态；比较该状态与存储的状态；以及当该状态与读取的状态不同时，使能写驱动器以将该状态写入相关电子元件。在实施例中，使能写驱动器包括从高阻抗状态重置到低阻抗状态或从低阻抗状态设置到高阻抗状态。在实施例中，在耦合为跨感测放大器和相关电子元件的位线上读取存储的状态的读数。技术提供用于当状态与读取的状态相同时将位线下拉到参考电压，或者当状态与读取的状态不同时将位线上拉到参考电压。在实施例中，读取可以在读脉冲中发生，在读脉冲中写入是非活动的，并且写入可以在写脉冲中发生，在写脉冲中读取是不活动的。读脉冲和写脉冲可以在分开的时钟周期中或在单个时钟周期中完成。在这种实施例中，时钟可以是进行脉动读取的定时脉冲。在实施例中，在存储的状态与读取的状态是匹配状态的情况下，该方法包括不写入要写入相关电子元件的状态。在包括读取存储的状态的第一时钟周期之后，不写入要写入相关电子元件的状态可以在第二时钟周期中发生。在实施例中，相关电子元件的状态可由写驱动器控制为处于高阻抗状态和低阻抗状态之一。根据第二种技术，提供了一种存储电路，其包括相关电子元件的阵列，该相关电子元件的阵列设置有耦合到每个相关电子元件的第一信号线和能够感测相关电子元件状态的传感器电路；比较器电路，耦合到传感器电路，用于接收感测到的状态并用于接收要写入相关电子元件的状态；其中比较器电路包括耦合到逻辑电路的第一输出端，逻辑电路具有耦合到第一信号线的第二输出端。在实施例中，第一信号线可以是多路复用位线。在实施例中，比较器能够输出指示何时感测到的状态与接收的状态相同以及何时感测到的状态与接收的状态不同的数据信号。在实施例中，比较器电路能够输出用于将相关电子元件的状态从低阻抗状态设置为高阻抗状态以及将状态从高阻抗状态重置为低阻抗状态的电压。附图说明现在将参考附图描述进一步的技术和实施例，在附图中：图1a示出了根据实施例的ces元件的电流密度与电压的曲线图；图1b是根据实施例的ces元件的等效电路的示意图；图2是根据实施例的驱动方案的示意性框图；图3是示出根据实施例的存储器阵列的两列的示意电路图；图4是根据实施例的第一写周期中的波形的示意图；图5是根据实施例的第二写周期中的波形的示意图；图6是根据实施例的支持机会性写入的微型体系架构电路设计的示意图；以及图7是根据实施例的电路设计的操作的时序图。具体实施方式术语“相关电子开关”在本文中可与“ces”、“ces元件”、“ces设备”、“相关电子随机存取存储器”、“ceram”和“ceram设备”互换使用。ces元件的“状态”或“存储器状态”可以取决于ces元件的阻抗状态或导电状态。在这个上下文中，“状态”或“存储器状态”意味着存储器设备的可检测状态，其指示值、符号、参数或条件，此处仅仅是提供了一些示例。在一个特定的实现中，如下所述，存储器设备的存储器状态可以至少部分地基于在读取操作中在存储器设备的端子上检测到的信号来检测。在另一个特定的实现中，如下所述，存储器设备可以被置于特定的存储器状态，以通过在“写入操作”中跨存储器设备的端子施加一个或多个信号来表示或存储特定的值、符号或参数。在特定的实现中，ces元件可以包括夹在导电端子之间的材料。通过在端子之间施加具体的电压和电流，材料可以在上面提到的导电状态与绝缘状态之间转变。如在下面的特定示例实现中所讨论的，夹在导电端子之间的ces元件的材料可以通过以电流密度jreset跨具有电压vreset和电流ireset的端子施加第一编程信号而被置于绝缘状态，或者通过以电流密度jset跨具有电压vset和电流iset的端子施加第二编程信号而被置于导电状态。附加地或可替代地，ces元件可以作为交叉点存储器阵列中的存储器单元被提供，由此ces元件可以包括在半导体上形成的金属/cem/金属(m/cem/m)堆叠。例如，这种m/cem/m堆叠可以在二极管上形成。在示例实现中，这种二极管可以选自包括结型二极管和肖特基二极管的组。在这个上下文中，应当理解的是，“金属”意味着导体，即，像金属一样起作用的任何材料，包括例如多晶硅或掺杂半导体。图1a示出了用于ces元件的跨端子(未示出)的电流密度与电压的曲线图。至少部分地基于施加到ces元件的端子的电压(例如，在写入操作中)，可以将ces置于导电状态或绝缘状态。例如，电压vset和电流密度jset的施加可以将ces元件置于导电存储器状态，并且电压vreset和电流密度jreset的施加可以将ces元件置于绝缘存储器状态。在将ces置于绝缘状态或导电状态之后，ces元件的特定状态可以通过施加电压vread(例如，在读取操作中)并检测例如ces元件的端子处的电流或电流密度或跨ces元件的端子的偏压来检测。需要控制ces元件的电流和电压两者以便切换ces元件状态。例如，如果ces元件处于导电状态，并且将设备置于绝缘存储器状态所需的电压vreset被施加到其上，那么ces元件将直到电流密度也处于所需的值jreset才会切换到绝缘状态。这意味着，当使用ces元件从存储器读取/写入时，可以防止非预期的重写，因为即使向ces元件施加足够的电压，也只有在还施加所需的电流密度时才会发生存储器状态改变。图1a的ces元件的cem可以包括任何过渡金属氧化物(tmo)，诸如例如钙钛矿、mott绝缘体，电荷交换绝缘体和anderson无序绝缘体。在特定的实现中，ces元件可以由诸如氧化镍、氧化钴、氧化铁、氧化钇的切换材料和诸如cr掺杂的钛酸锶、钛酸镧的钙钛矿以及包括锰酸镨钙(praesydiumcalciummanganate)和亚锰酸镨镧(praesydiumlanthanummanganite)的锰酸盐族形成，此处仅仅是举几个示例。具体而言，结合具有不完全d和f轨道壳的元素的氧化物可以表现出足够的电阻切换特性以用于ces设备中。在实施例中，ces元件可以在没有电铸的情况下制备。其它实现可以采用其它过渡金属化合物而不偏离所要求保护的主题。例如，{m(chxn)2br}br2，其中m可以包括pt、pd或ni，并且chxn包括1r、2r-环己烷二胺(cyclohexanediamine)，并且可以使用其它此类金属络合物而不偏离要求保护的主题。当施加足够的偏压(例如，超过带拆分电势)并且上面提到的mott条件被满足(注入的电子空穴＝切换区域中的电子)时，ces元件可以经由mott转变快速地从导电状态切换到绝缘状态。这可以发生在图1a中曲线图的点108处。在这个点，电子不再被屏蔽(screen)并变得局部化。这种相关可以导致强烈的电子-电子相互作用势，其将带拆分以形成绝缘体。当ces元件仍处于绝缘状态时，电流可以通过电子空穴的运输而生成。当跨ces的端子施加足够的偏压时，可以将电子注入mim设备的势垒之上的金属-绝缘体-金属(mim)二极管中。当足够的电子已被注入并且跨端子施加足够的电位以将ces元件置于置位状态时，电子的增加可以屏蔽电子并且消除电子的局部化，这可以破坏形成金属的带拆分电势。ces元件中的电流可以通过至少部分地基于在将ces元件置于导电状态的写入操作期间被限制的外部电流而确定的外部施加的“顺应性”条件来控制。这个外部施加的顺应性电流还可以设置用于随后的用于将ces置于绝缘状态的重置操作的电流密度的条件。如图1a的特定实现中所示，在点116处的写入操作期间施加以将ces元件置于导电状态的电流密度jcomp可以确定用于在随后的写入操作中将ces元件置于绝缘状态的顺应性条件。例如，通过在点108处以电压vreset施加电流密度jreset≥jcomp，可以随后将ces元件置于绝缘状态，其中jcomp从外部施加。因此，顺应性条件可以在ces元件中设置若干电子，这些电子将被用于mott转变的空穴“捕获”。换句话说，在写入操作中施加以将ces元件置于导电存储器状态的电流可以确定用于随后将ces元件转变到绝缘存储器状态所要注入到ces元件的空穴的数量。如上面所指出的，响应于点108处的mott转变，可以发生重置条件。如上面所指出的，这种mott转变可以发生在ces元件中的条件下，其中电子浓度n等于电子空穴的浓度p。响应于来自跨ces元件的端子施加的电压信号的空穴的注入，可以存在图1a中所示的曲线图的区域104中的电流或电流密度。在这里，当跨ces元件的端子施加临界电压时，空穴的注入可以满足用于导电状态到绝缘状态转变的mott转变标准。用于在读取操作中检测ces元件的存储器状态的“读取窗口”102可以被陈述为在ces元件处于绝缘状态时的图1的曲线图的部分106与在ces元件在读取电压vread下处于导电状态时的图1的曲线图的部分104之间的差。类似地，用于在写入操作中将ces元件置于绝缘或导电存储器状态的“写入窗口”110可以被陈述为在vreset(在jreset)和vset(在jset)之间的差。确立|vset|＞|vreset|使得能够在导电状态和绝缘状态之间切换。vreset可以大致处于由相关引起的带拆分电势，而vset可以大致为带拆分电势的两倍。在特定实现中，写入窗口110的尺寸可以至少部分地通过ces元件的材料和掺杂来确定。从高电阻(或高电容)到低电阻(或低电容)的转变可以由设备的单一阻抗来表示。如图所示，“写入窗口”110可以被陈述为曲线图的部分112与曲线图的部分114之间的差。图1b描绘了示例可变阻抗器设备(诸如ces元件)(诸如可变阻抗器设备124)的等效电路的示意图。如所提到的，可变阻抗器设备124可以包括可变电阻和可变电容二者的特点。例如，用于可变阻抗器设备的等效电路在一个实施例中可以包括与可变电容器(诸如可变电容器128)并联的可变电阻器(诸如可变电阻器126)。虽然可变电阻器126和可变电容器128在图1b中被描绘为分立部件，但是可变阻抗器设备124可以同等地包括基本上同质的ces元件，其中ces元件包括可变电容和可变电阻的特点。下面的表1描绘了用于示例可变阻抗设备(诸如可变阻抗器设备124)的示例真值表。电阻电容阻抗rhigh(vapplied)chigh(vapplied)zhigh(vapplied)rlow(vapplied)clow(vapplied)～0zlow(vapplied)在操作中，ces元件被设置为存储1并重置以存储0。在将状态写入ces元件时是设置还是重置ces元件当然取决于原始存储的状态是1还是0。ces元件的耐久性可以通过可以对其执行读取、重置或设置操作的次数来测量。但是由于跨ces元件的电压和通过它的电流对于读取、重置或设置操作是不同的，因此对于所有三个操作，ces元件发生故障之前的周期数不同。由于与编程操作的电压和电流相比，ces元件可以在非常低的电压(诸如0.2v)和非常低的读取电流值(低至2ua)下被读取，因此ces元件可以被读取的次数远远超过它可以被编程的次数。类似地，由于用于重置的电压要求远小于设置操作的电压要求，因此与其发生故障前的设置周期数相比，ces元件可以容忍更多的重置周期，尽管针对重置操作的电流要求大于设置操作的电流要求。ces元件在故障之前可以容忍的读取、重置和设置的周期数可以通过下式给出：nread＞nreset＞nset如果编程周期数减少，那么可以增加基于ces的非易失性存储器阵列的寿命，因为有效编程周期将小于所应用的编程周期。实际上，通过限制状态变化的数量、降低跨ces元件的电压以及减少流过ces元件的电流的组合，本文公开的技术消除或至少减少了不想要的编程操作的数量。参考图2，根据实施例的驱动方案的示意性框图200图示了如何在每个编程周期内执行感测操作。第一输入数据din202(作为要写入位单元204的状态)被馈送到电压比较器206，电压比较器206具有第二输入数据q(q是位单元204的感测到的状态)。感测放大器208和位单元204通过连接感测放大器208和位单元204的位线210进行通信。电压比较器206具有指示不需要编程操作的第一输出212，stop，指示重置操作的第二输出214，reset_req，以及指示设置操作的第三输出216，set_req。在图2的驱动方案的操作中，电压比较器14根据下表1确定是否需要编程操作：表1由于读取操作是在0.2v左右的非常低的电压和2μa左右的非常低的电流下执行的，因此与重置操作(其中大约0.6v的电压和电流6μa都相当高)相比，每个读取周期的退化显著更小。对于设置操作，退化更高，因为跨ces元件施加的电压为大约1.2v，尽管电流为大约2μa。用于重置操作reset_req和设置操作set_req的退化也将取决于初始状态，如表2中所示：表2对于每个读取、重置和设置周期的退化可以如表3中所示：表3作为本技术的示例，我们描述了在备份存储单元中用作非易失性存储器的ces元件的应用。在用作备份存储单元时，可以将数据周期性地写入存储盘，并且每天4-6次备份整个盘是这种应用的常见做法。在这种场景中，正在被写入的大多数数据可以与已经在盘上的数据相同，以及，照此，现有技术方法将涉及重复地将ces元件编程到相同的状态。根据本技术，可以通过经由减少读取、重置和设置的周期数以减少ces元件的退化来增加这种存储盘的寿命。出于这个示例的目的，我们将假设盘具有容量“x”并且在每个周期期间有90％被写入的数据与已经存储在盘中的数据相同。在这些数据中，假设50％为“0”，50％为“1”。考虑到上面表3中的退化值，与根据本文描述的实施例的技术相比，现有技术的一个备份周期的总退化在表4中如下：表4因而，基于ces元件的备份存储单元的寿命的增加可以表示为(15.9x-2.5x)/2.5x，这是寿命超过5倍的增加。图3是示出根据实施例的存储器阵列的两列的示意电路图。参考图3，第一列300表示为在存储器存储装置中保持逻辑“位0”并且包括连接到电压比较器304的感测放大器302，电压比较器304具有第一输入端子306以接收第一输入数据q_write0，其是位单元308的状态q，在这种情况下是逻辑状态0。电压比较器304具有第二输入端子310以接收要写入位单元308的状态d0。电压比较器304包括三个输出端子312、314和316，分别用于输出信号no_write0、wr_rst0和wr_set0。示为wclk的字线318(其中clk表示时钟信号)被布置为接收从分别施加到三个nand逻辑门326、328和330的第一输入端子320、322和324的时钟信号生成的脉冲。第一nand逻辑门326包括第二输入端子332以接收电压比较器304输出信号no_write0，第二nand逻辑门328包括第二输入端子334以接收电压比较器304输出信号wr_rst0，第三nand逻辑门330包括第二端子336以接收电压比较器304输出信号wr_set0。第一nand逻辑门326包括连接到示意性地示为第一nmos晶体管340的开关的栅极端子的输出端子338。第一nmos晶体管340的漏极端子连接到电压源vsse，源极端子连接到多路复用位线bl_muxed0342。第二nand逻辑门328包括连接到示意性地示为第一pmos晶体管346的开关的栅极端子的输出端子344。第一pmos晶体管346的源极端子连接到电压源vddrst，漏极端子连接到多路复用位线bl_muxed0342。第三nand逻辑门330包括连接到示意性地示为第二pmos晶体管350的开关的栅极端子的输出端子348。第二pmos晶体管350的源极端子连接到电压源vddset，漏极端子连接到多路复用位线bl_muxed342。多路复用位线bl_muxed0342连接到位单元308。同样在图3中，第二列352被表示为保持逻辑“位1”。第二列包括连接到电压比较器304的感测放大器302，电压比较器304具有第一输入端子306以接收第一输入数据q_write1，其是位单元308的状态q，在这种情况下是逻辑状态1。电压比较器304具有第二输入端子310以接收要写入位单元308的状态d1。电压比较器304包括三个输出端子312、314和316，分别用于输出信号no_write1、wr_rst1和wr_set1。示为wclk的字线318(其中clk表示时钟信号)被布置为接收从分别施加到三个nand逻辑门326、328和330的第一输入端子320、322和324的时钟信号生成的脉冲。第一nand逻辑门326包括第二输入端子332以接收电压比较器的304输出信号no_write1，第二nand逻辑门328包括第二输入端子334以接收电压比较器304输出信号wr_rst1，并且第三nand逻辑门330包括第二端子336以接收电压比较器304输出信号wr_set1。第一nand逻辑门326包括连接到示意性地示为第一nmos晶体管340的开关的栅极端子的输出端子338。第一nmos晶体管340的漏极端子连接到电压源vsse，源极端子连接到多路复用位线bl_muxed1342。第二nand逻辑门328包括连接到示意性地示为第一pmos晶体管346的开关的栅极端子的输出端子344。第一pmos晶体管346的源极端子连接到电压源vddrst，漏极端子连接到多路复用位线bl_muxed1342。第三nand逻辑门330包括连接到示意性地示为第二pmos晶体管350的开关的栅极端子的输出端子348。第二pmos晶体管350的源极端子连接到电压源vddset，漏极端子连接到多路复用位线bl_muxed1342。多路复用位线bl_muxed1342连接到位单元308。在图3中描述的实施例的操作中，将读取的数据q_write0和q_write1在电压比较器304中与输入数据d0和d1进行比较。如果输入的值与读取的值匹配，那么电压比较器304的输出信号为no_write。如果不执行写入操作，那么将多路复用位线342下拉到vsse。如果读取的值与输入数据d0、d1不匹配，那么输出信号wr_rst或wr_set变高，并且多路复用位线342分别充电到或者vddrst或者vddset。图4和5是根据可以应用于如图3中所述的两列的实施例的第一写周期400(图4)和后续的第二写周期500(图5)中的波形的示意图。参考图4和5，波形400、500包括时钟脉冲(clk)402和写使能(we)脉冲404。当we脉冲404为高时，这指示编程周期，并且写入时钟信号(wclk)406通过在and功能中组合在一起的clk和we推断。在图4和5中描述的实施例中，电压v(d0)和v(d1)是0v408，其被施加到图3的输入端子310以接收要写入位单元308的状态d0和d1。生成内部读脉冲以发起读取操作410。参考图4，连接到位单元308的多路复用位线bl_muxed1342包括处于高电阻状态的位1并且不能完全放电412多路复用位线bl_muxed1342。比较失败414发起编程操作，其中多路复用位线bl_muxed1342被拉高至1.2v，set电压，以完成写入操作。相反，连接到位单元308的多路复用位线bl_muxed0342包括处于低电阻状态的位0并且能够完全放电416多路复用位线bl_muxed0342。在这种情况下，比较匹配418指示不需要编程操作。位1的感测放大器302感测到高电阻状态，并将q_write1标记为高以指示与v(d1)的比较失败。相反，位0的感测放大器302感测到低电阻状态，并将q_write0标记为低以指示与v(d0)的比较匹配。wr_set1316为高以指示在位1上需要set操作，因此wr_rst1314和wr_set1316为低。相反，在位0上，no_write0312为高以指示没有编程操作，并且wr_rst1314和wr_set0316为低。参考图5，连接到位单元308的多路复用位线bl_muxed0342包括处于高电阻状态的位0并且不能完全放电502多路复用位线bl_muxed0342。比较失败504指示编程操作，其中多路复用位线bl_muxed0342被拉高至1.2v，set电压，以完成写入操作。相反，连接到位单元308的多路复用位线bl_muxed1342包括处于低电阻状态的位1并且能够完全放电多路复用位线bl_muxed1342。在这种情况下，比较匹配指示不需要编程操作。位0的感测放大器302感测到高电阻状态，并将q_write0标记为高以指示与v(d0)的比较失败。相反，位1的感测放大器302感测到低电阻状态，并将q_write1标记为低以指示与v(d1)的比较匹配。wr_set0316为高以指示在位0上需要set操作，因此wr_rst1314和wr_set1316为低。相反，在位1上，no_write1312为高以指示没有编程操作，并且wr_rst1314和wr_set0316为低。图6是根据本技术支持机会性写入的示意性微型体系架构电路设计。图6的技术的操作使得对各个位单元的写访问的数量最小化，从而导致耐久性的显著改善。图7是根据图6的电路设计的操作的时序图。如从图6和7中将理解的，读取发生在第一个周期中，并且写入取决于比较结果发生在后续周期中。参考图6，微型体系架构电路设计包括嵌入式阵列600，其包括602处的数据输出端d、604处的地址输出端a以及为位单元的存储的状态的606处的数据输出端q。第一寄存器608具有连接到第一多路复用器610的第一输出端的输入端和连接到第一多路复用器610的第二输出端的输出端。第一多路复用器610具有连接到602处的数据输出端d的输入端。第二寄存器612具有连接到第二多路复用器614的第一输出端的输入端和连接到第二多路复用器614的第二输出端的输出端。第二多路复用器614具有连接到604处的地址输出端a的输入端。比较器616具有连接到606处的数据输出端q的第一输入端618以及连接到第一寄存器608的输出端和第一多路复用器610的第二输出端的第二输入端620。在操作中，对嵌入式阵列600的每次读访问以单个时钟ck周期700进行，并且每个写访问以两个原子周期进行。在第一周期中，执行读访问，并且数据d702和地址a704分别被锁存在第一和第二寄存器608和612中。然后将读取的数据d702与输入的数据q进行比较，以产生由cmp信号706标记的比较判定。在非冗余写入的情况下，cmp信号在后续周期中发起写访问708。因而，在这种技术中，对嵌入式ceram阵列的机会性写访问具有初始读取访问，其产生与输入数据进行比较的读取的数据。然后，比较结果充当关于后续写周期是否发生的判定信号。本领域技术人员将认识到的是，虽然前述内容已经描述了被认为是执行本技术的最佳模式以及在适当的情况下的其它模式，但是本技术不应当限于优选实施例的本说明书中所公开的具体配置和方法。本领域技术人员将认识到，本技术具有广泛的应用，并且实施例可以进行广泛的修改而不脱离所附权利要求中限定的任何创新构思。当前第1页12