本发明属于数字电路设计领域，特别涉及多端口寄存器文件写译码电路的实现方法。
背景技术：
译码是将二进制代码转换成特定的One-Hot信号，译码电路能将输入二进制代码的各种状态按照其原意翻译成对应的输出信号。将输入的二进制码转换成特定的高(低)电平信号输出的逻辑电路称为译码器。
寄存器文件是中央处理器(CPU，Central Processing Unit)内部的高速存储单元，是一种特殊的静态随机存储器(SRAM，Static Random Access Memory)，具有端口数目多、速度快、面积小等优点。寄存器文件是CPU内核数据通路的核心部件，为算术逻辑等功能部件提供源操作数并保存运算结果。写译码电路是寄存器文件的关键电路，其作用是将写地址编译产生写字线信号，用来控制将相应的写数据写入存储单元。
当寄存器文件发生写冲突时，即多个写地址写同一存储单元地址，就会出现写入竞争，导致写入结果出现不确定状态，故需要增加写优先级排序机制来确保发生写冲突时，只有优先级最高的写端口所译出的写字线有效，控制其写端口上的数据写入存储单元中。而在译码电路中增加写优先级逻辑，必然增加译码器的逻辑级数，导致译码延时增大，因此，低延迟优先级译码的设计是多端口寄存器文件设计的一项重要技术。
技术实现要素：
对于具有2个以上写端口的寄存器文件，其每个写字线信号对应一个写端口，当写字线信号为1时，表明该写字线信号对应的写端口将向当前行寄存器执行一次写操作；当超过2个写字线信号都为1时，表明此时有多个写端口都要写当前行的寄存器，发生了写冲突，将会使得当前行寄存器的值进入不确定状态。
针对具有2个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有2个写字线输入信号，分别为w0、w1；该译码电路有2个带优先级的写字线输出信号，分别为w0_wl、w1_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1，每个写字线输入信号均对应一个写端口，当2个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。
2)写字线输入信号w0经过第一反相器产生w0_bar信号；w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl。
当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl；写字线输出信号w1_wl的逻辑级数为3级。
针对具有3个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有3个写字线输入信号，分别为w0、w1、w2；该译码电路有3个带优先级的写字线输出信号，分别为w0_wl、w1_wl、w2_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1>w2，每个写字线输入信号均对应一个写端口，当2个或3个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。
2)写字线输入信号w0经过第一反相器产生w0_bar信号，w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl；
当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl；写字线输出信号w1_wl的逻辑级数为3级。
3)写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号；w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl；
当写字线输入信号w0或写字线输入信号w1为1时，写字线输入信号w2被屏蔽其对应的输出总是为0；当写字线输入信号w0和写字线输入信号w1都为0时，写字线输入信号w2对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w2_wl，写字线输出信号w2_wl的逻辑级数为3级。
针对具有4个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有4个写字线输入信号，分别为w0、w1、w2、w3；该译码电路有4个带优先级的写字线输出信号，分别为w0_wl、w1_wl、w2_wl、w3_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1>w2>w3，每个写字线输入信号均对应一个写端口，当2个、3个或4个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。
2)写字线输入信号w0经过第一反相器产生w0_bar信号，w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl；
当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl，写字线输出信号w1_wl的逻辑级数为3级。
3)写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号；w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl；
当写字线输入信号w0或写字线输入信号w1为1时，写字线输入信号w2被屏蔽其对应的输出总是为0；当写字线输入信号w0和写字线输入信号w1都为0时，写字线输入信号w2对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w2_wl，写字线输出信号w2_wl的逻辑级数为3级。
4)写字线输入信号w0、写字线输入信号w1、写字线输入信号w2接至第一三输入或非门的输入端，其输出信号为w012_bar信号；w012_bar信号和写字线输入信号w3接至第三二输入与非门，经第三二输入与非门的输出端输出后再经过第四反相器产生写字线输出信号w3_wl；
当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2中的一个为1时，写字线输入信号w3被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2都为0时，写字线输入信号w3对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w3_wl，写字线输出信号w3_wl的逻辑级数为3级。
针对具有5个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有5个写字线输入信号，分别为w0、w1、w2、w3、w4；该译码电路有5个带优先级的写字线输出信号，分别为w0_wl、w1_wl、w2_wl、w3_wl、w4_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1>w2>w3>w4，每个写字线输入信号均对应一个写端口，当2个、3个、4个或5个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。
2)写字线输入信号w0经过第一反相器产生w0_bar信号，w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl；
当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl，写字线输出信号w1_wl的逻辑级数为3级。
3)写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号，w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl；
当写字线输入信号w0或写字线输入信号w1为1时，写字线输入信号w2被屏蔽其对应的输出总是为0；当写字线输入信号w0和写字线输入信号w1都为0时，写字线输入信号w2对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w2_wl，写字线输出信号w2_wl的逻辑级数为3级。
4)写字线输入信号w0、写字线输入信号w1、写字线输入信号w2接至第一三输入或非门的输入端，其输出信号为w012_bar信号；w012_bar信号和写字线输入信号w3接至第三二输入与非门，经第三二输入与非门的输出端输出后再经过第四反相器产生写字线输出信号w3_wl；
当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2中的一个为1时，写字线输入信号w3被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2都为0时，写字线输入信号w3对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w3_wl，写字线输出信号w3_wl的逻辑级数为3级。
5)写字线输入信号w3经过第五反相器产生信号w3_bar信号，w012_bar信号、w3_bar信号和写字线输入信号w4接至第一三输入与非门的输入端，第一三输入与非门的输出端经过第六反相器产生写字线输出信号w4_wl；
当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2、写字线输入信号w3其中之一为1时，写字线输入信号w4被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2和写字线输入信号w3都为0时，写字线输入信号w4对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w4_wl，写字线输出信号w4_wl的逻辑级数为3级。
针对具有6个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有6个写字线输入信号，分别为w0、w1、w2、w3、w4、w5；该译码电路有6个带优先级的写字线输出信号，分别为w0_wl、w1_wl、w2_wl、w3_wl、w4_wl、w5_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1>w2>w3>w4>w5，每个写字线输入信号均对应一个写端口，当2个、3个、4个、5个或6个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。
2)写字线输入信号w0经过第一反相器产生w0_bar信号，w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl；
当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl，写字线输出信号w1_wl的逻辑级数为3级。
3)写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号，w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl；
当写字线输入信号w0或写字线输入信号w1为1时，写字线输入信号w2被屏蔽其对应的输出总是为0；当写字线输入信号w0和写字线输入信号w1都为0时，写字线输入信号w2对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w2_wl，写字线输出信号w2_wl的逻辑级数为3级。
4)写字线输入信号w0、写字线输入信号w1、写字线输入信号w2接至第一三输入或非门的输入端，其输出信号为w012_bar信号；w012_bar信号和写字线输入信号w3接至第三二输入与非门，经第三二输入与非门的输出端输出后再经过第四反相器产生写字线输出信号w3_wl；
当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2中的一个为1时，写字线输入信号w3被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1和写字线输入信号w2都为0时，写字线输入信号w3对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w3_wl，写字线输出信号w3_wl的逻辑级数为3级。
5)写字线输入信号w3经过第五反相器产生信号w3_bar信号，w012_bar信号、w3_bar信号和写字线输入信号w4接至第一三输入与非门的输入端，第一三输入与非门的输出端经过第六反相器产生写字线输出信号w4_wl；
当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2、写字线输入信号w3其中之一为1时，写字线输入信号w4被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2和写字线输入信号w3都为0时，写字线输入信号w4对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w4_wl，写字线输出信号w4_wl的逻辑级数为3级。
6)写字线输入信号w3、写字线输入信号w4接至第二二输入或非门，其输出为w34_bar信号；w012_bar信号、w34_bar信号和写字线输入信号w5接至第二三输入与非门的输入端，第二三输入与非门的输出经过第七反相器产生写字线输出信号w5_wl；
当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2、写字线输入信号w3、写字线输入信号w4中有一个为1时，写字线输入信号w5被屏蔽其对应的输出总是为0；当写字线输入信号w0、写字线输入信号w1、写字线输入信号w2、写字线输入信号w3和写字线输入信号w4都为0时，写字线输入信号w5对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w5_wl，写字线输出信号w5_wl的逻辑级数为3级。
本发明提出的低延迟写优先级译码电路实现了按给定写优先级顺序对写操作进行排序，译码器的输出最多只有一个信号为1，消除了写冲突。同时，该译码器的最长逻辑级数为3级，对于具有6个写端口的寄存器文件也仅共使用了16个逻辑门，具有延迟低和面积省的优点。
本发明所提出的低延迟写优先级译码电路，通过逻辑裁剪，可适用于写端口数小于6个的译码器电路的设计。
附图说明
图1是具有低延迟优先级译码电路(具有6个写端口)的结构图。
具体实施方式
图1为本发明提出的低延迟写优先级译码电路的结构图，：该译码电路有6个写字线输入信号，其6个写字线输入信号分别为w0、w1、w2、w3、w4、w5。该译码电路有6个带优先级的写字线输出信号分别为w0_wl、w1_wl、w2_wl、w3_wl、w4_wl、w5_wl，所有的输入、输出信号都是高有效。
1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl。
2)写字线输入信号w0经过第一反相器产生w0_bar信号，w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl。
3)写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号，w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl。
4)写字线输入信号w0、写字线输入信号w1、写字线输入信号w2接至第一三输入或非门的输入端，其输出信号为w012_bar信号；w012_bar信号和写字线输入信号w3接至第三二输入与非门，经第三二输入与非门的输出端输出后再经过第四反相器产生写字线输出信号w3_wl。
5)写字线输入信号w3经过第五反相器产生信号w3_bar信号，w012_bar信号、w3_bar信号和写字线输入信号w4接至第一三输入与非门的输入端，第一三输入与非门的输出端经过第六反相器产生写字线输出信号w4_wl
6)写字线输入信号w3、写字线输入信号w4接至第二二输入或非门，第二二输入或非门其输出为w34_bar信号；w012_bar信号、w34_bar信号和写字线输入信号w5接至第二三输入与非门的输入端，第二三输入与非门的输出经过第七反相器产生写字线输出信号w5_wl。
本发明写字线输入信号的优先级顺序由高到低为w0>w1>w2>w3>w4>w5，每个写字线输入信号均对应一个写端口；当2个、3个、4个或5个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。
写字线输入信号w0的优先级最高即写字线输入信号w0对应的写端口的优先级最高。
写字线输入信号w0有效时(即w0为1时)，写字线输入信号w0经过第一缓冲器输出w0_wl为高电平，其他输出信号都为低电平。
当w0无效(即w0为0时)，w1有效时(即w1为1时)，写字线输入信号w0经过第一反相器产生w0_bar信号，w0的反信号w0_bar为高，w0_bar信号和写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl，写字线输出信号w1_wl为高电平，其他输出信号都为低电平。
当w0、w1都无效(均为0)、w2有效(为1)时，写字线输入信号w0、写字线输入信号w1经过第一二输入或非门产生w01_bar信号，w01_bar信号为高电平；w01_bar信号和写字线输入信号w2接至第二二输入与非门的输入端，经第二二输入与非门的输出端输出后再经过第三反相器产生写字线输出信号w2_wl，w2_wl为高电平，其他输出信号都为低电平。
当w0、w1、w2无效、w3有效时，写字线输入信号w0、写字线输入信号w1、写字线输入信号w2接至第一三输入或非门的输入端，其输出信号为w012_bar信号，w012_bar信号为高电平，w012_bar信号和写字线输入信号w3接至第三二输入与非门，经第三二输入与非门的输出端输出后再经过第四反相器产生写字线输出信号w3_wl，w3_wl为高电平，其他输出信号均为低电平。
当w0、w1、w2、w3无效、w4有效时，写字线输入信号w3经过第五反相器产生信号w3_bar信号，w3_bar信号为高电平；w012_bar也为高电平；w012_bar信号、w3_bar信号和写字线输入信号w4接至第一三输入与非门的输入端，第一三输入与非门的输出端经过第六反相器产生写字线输出信号w4_wl，w4_wl为高电平，其他输出信号都为低电平。
当w0、w1、w2、w3、w4信号都为无效、w5信号有效时，写字线输入信号w3、写字线输入信号w4接至第二二输入或非门，其输出为w34_bar信号，w34_bar信号为高电平；w012_bar信号、w34_bar信号和写字线输入信号w5接至第二三输入与非门的输入端，第二三输入与非门的输出经过第七反相器产生写字线输出信号w5_wl，w5_wl为高电平，其他输出信号都为低电平。
该发明使用最少的单元及逻辑级数实现了优先级译码的功能，解决了多根写字线有效时的写冲突问题，各或非门保证了高优先级有效时低优先级的字线输出必然为0，确保任何时刻有且只有一根带优先级的写字线输出信号为高电平。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，不仅是6写端口的寄存器文件，还包含所有不同容量规格的多端口寄存器文件，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。