本申请基于并要求于2017年2月14日提交的日本专利申请no.2017-024664的优先权权益，该申请的公开内容通过引用整体并入本文中。
本公开涉及一种半导体装置，并且例如涉及一种包括存储装置的半导体装置，所述存储装置包括具有根据要存储的数据的值而改变的电流汲取能力的多个存储元件。
背景技术：
近年来，广泛使用诸如闪速存储器之类的非易失性存储器。在这样的非易失性存储器中，使用具有根据要存储的数据的值而改变的电流汲取能力的存储元件。具体而言，存储元件通过其对要保持数据的写入操作，改变当存储元件处于其中存储元件允许电流流动的激活状态时呈现的电流特性。然后，在从存储元件读取数据的处理中，通过读取存储元件的汲取电流的大小来确定保持在存储元件中的数据的值。日本未审查专利申请公开no.2011-165297公开了用于这种存储元件的读取电路的示例。
日本未审查专利申请公开no.2011-165297中公开的非易失性半导体存储器装置包括：存储元件，其两个电极的电荷放电速度根据存储的数据的逻辑而改变；连接到存储元件的电极之一的单元线；包括连接到单元线的感测节点的感测放大器，所述感测放大器被配置为通过将感测节点处的电位与参考电位进行比较来读取数据的逻辑；以及读取控制电路，该读取控制电路能够在动态感测操作与静态感测操作之间改变其操作，在动态感测操作中，通过对单元线预充电来执行读取并通过存储元件对单元线充电或放电，在静态感测操作中，在电流负载连接到感测节点的状态下执行读取。
技术实现要素：
然而，本发明人发现了以下问题。也就是说，在日本未审查专利申请公开no.2011-165297中公开的技术中，由于通过负载分离开关执行动态感测操作中的预充电，所以预充电电压发生变化。因此，在日本未审查专利申请公开no.2011-165297中公开的技术中，由于这种变化，读取感测裕度减小，并且因此读取时间增加以确保读取准确性，因此导致操作速度不能够充分增加的问题。
从说明书和附图的以下描述中，其它目的和新颖特征将变得更加明显。
根据一个实施例，一种半导体装置包括：存储元件，具有根据要存储的数据的值而改变的电流汲取能力；连接到存储元件的输出节点的位线；预充电晶体管，被配置为向位线供应预充电电压；感测放大器，被配置为根据存储元件的汲取电流与参考电流之间的比较结果来改变输出信号的逻辑电平；设置在位线和感测放大器之间的钳位晶体管；以及钳位电压输出晶体管，被配置为向钳位晶体管供应钳位电压，其中钳位电压输出晶体管的栅极连接到钳位晶体管的栅极，钳位电压输出晶体管的源极连接到其背栅，钳位电压输出晶体管的源极被供应预充电电压，钳位电压输出晶体管的漏极连接到其栅极，并且钳位晶体管的背栅被供应接地电压。
根据一个实施例，在半导体装置中，可以在确保保持在存储元件中的数据的动态感测操作中的大感测裕度的同时增加操作速度。
附图说明
从以下结合附图对特定实施例的描述中，上述和其它方面、优点和特征将更加明显，在附图中：
图1是根据第一实施例的半导体装置的框图；
图2是根据第一实施例的非易失性存储器的框图；
图3是根据第一实施例的列解码器、存储器单元、钳位电压产生电路以及感测放大器的电路图；
图4是示出当根据第一实施例的非易失性存储器处于擦除状态时该非易失性存储器的操作的时序图；
图5是示出当根据第一实施例的非易失性存储器处于写入状态时该非易失性存储器执行的操作的时序图；
图6是根据第二实施例的列解码器、存储器单元、钳位电压产生电路以及感测放大器的电路图；
图7是示出当根据第二实施例的非易失性存储器处于擦除状态时该非易失性存储器的操作的时序图；
图8是示出当根据第二实施例的非易失性存储器处于写入状态时该非易失性存储器执行的操作的时序图；
图9是根据第三实施例的列解码器、存储器单元、钳位电压产生电路以及感测放大器的电路图；
图10是示出当根据第三实施例的非易失性存储器处于擦除状态时该非易失性存储器的操作的时序图；以及
图11是示出当根据第三实施例的非易失性存储器处于写入状态时该非易失性存储器执行的操作的时序图。
具体实施方式
为了阐明说明，可以适当地部分省略和简化以下描述和附图。在整个附图中，相同的附图标记被分配给相同的组件，并且根据需要省略重复的说明。
图1示出了根据第一实施例的半导体装置100的框图。如图1中所示，根据第一实施例的半导体装置100是至少包括非易失性存储器的半导体装置。图1示出了作为配备有非易失性存储器的半导体装置100的示例的mcu(微控制器部)。在图1中所示的示例中，根据第一实施例的半导体装置100包括运算部1、电源电路2、输入/输出接口电路3、定时器4、模拟数字转换电路5、数字模拟转换电路6、非易失性存储器7和易失性存储器8。
在半导体装置100中，电源电路2基于外部供应的电力产生内部电源电压vcc，并且通过电源线pwr向每个电路块供应所产生的内部电源电压vcc。此外，半导体装置100被配置为使得电路块可以通过总线bus彼此进行通信。
半导体装置100通过使运算部1加载存储在非易失性存储器7中的程序并执行加载的程序来执行各种处理。此外，半导体装置100通过输入/输出接口电路3向/从诸如其它半导体装置的外部装置发送/接收信号。定时器4、模拟数字转换电路5和数字模拟转换电路6基于来自运算部1的指令实现各个电路块的功能。易失性存储器8是临时保持在每个电路块中执行的处理期间产生的中间数据的存储装置。非易失性存储器7的可能的示例包括闪速存储器(闪存)。易失性存储器8的可能的示例包括dram(动态随机访问存储器)。
根据第一实施例的半导体装置100的特征之一在于非易失性存储器7的配置。因此，下面将详细说明非易失性存储器7的配置。相应地，图2示出了根据第一实施例的非易失性存储器7的框图。如图2中所示，根据第一实施例的非易失性存储器7包括升压电路(或电压提升电路)11、输入/输出缓冲器12、定时产生器13、列解码器14、行解码器15、存储器单元阵列16、钳位电压产生电路17、感测放大器18以及输出缓冲器19。
升压电路11产生通过将从电源电路2供应的内部电源电压vcc提升而获得的并且用在非易失性存储器7中的升压电压。输入/输出缓冲器12向/从其它电路块发送/接收控制命令和访问地址。定时产生器13控制非易失性存储器7中的每个电路块的操作时序。存储器单元阵列16是其中存储器单元按照格子图案布置的区域。列解码器14激活其中设置了存储器单元阵列16中的存储器单元当中要被激活的存储器单元的列。行解码器15激活其中设置了存储器单元阵列16中的存储器单元当中要被激活的存储器单元的行。钳位电压产生电路17产生供应给存储器单元阵列16中的钳位晶体管的钳位电压。感测放大器18是读取保持在存储器单元阵列16中的存储器单元中的数据的放大器。输出缓冲器19是将从感测放大器18输出的数据值输出到其它电路块的放大器。
根据第一实施例的非易失性存储器7的特征之一在于列解码器14、存储器单元阵列16、钳位电压产生电路17和感测放大器18的配置。在下文中将详细说明列解码器14、存储器单元阵列16、钳位电压产生电路17和感测放大器18的配置。
图3示出了根据第一实施例的列解码器、存储器单元、钳位电压产生电路和感测放大器的电路图。注意，在图3中所示的示例中，仅示出了与多个存储器单元mc当中的一个存储器单元mc有关的部分。此外，在图3中所示的示例中，仅示出了与由根据第一实施例的非易失性存储器7执行的操作有关的特征电路和晶体管。
布置在存储器单元阵列16中的多个存储器单元mc是这样的存储元件，其按照格子图案布置在存储器单元阵列16中，并且每个存储元件具有根据要存储的数据的值而改变的电流汲取能力。图3仅示出了布置在存储器单元阵列中的多个存储器单元mc当中的一个存储器单元mc。存储器单元mc包括存储器晶体管，并且该存储器晶体管例如是monos型晶体管。存储器晶体管的源极连接到接地线，并且其栅极被供应存储器栅极电压mg。此外，位线bl连接到存储器晶体管的漏极。注意，存储器晶体管的漏极充当存储器单元mc的输出节点。
放电晶体管21设置在列解码器14中。放电晶体管21的源极连接到接地线，并且其漏极连接到位线bl。此外，放电控制信号dis被供应给放电晶体管21的栅极。提供了预充电晶体管41。
钳位电压产生电路17包括恒定电流源31、pmos晶体管32和33以及钳位电压输出晶体管34。恒定电流源31连接在接地线和pmos晶体管32的漏极之间，并且输出恒定电流。pmos晶体管32和33形成电流镜电路，并且将从恒定电流源31输出的恒定电流输出到钳位电压输出晶体管34的漏极。具体地，内部电源电压vcc被供应给pmos晶体管32和33的漏极。pmos晶体管32的源极连接到其栅极。此外，pmos晶体管32和33的栅极彼此连接。
钳位电压输出晶体管34的源极连接到其背栅，并且预充电电压vr被供应给该源极。此外，从pmos晶体管33向钳位电压输出晶体管34的漏极供应恒定电流，并且钳位电压输出晶体管34的栅极连接到其漏极。
感测放大器18包括预充电晶体管41、钳位晶体管42、pmos晶体管43至46、nmos晶体管47、反相器电路48、感测节点vc和电流感测节点idet。
预充电晶体管41的源极连接到位线bl，并且其漏极被供应预充电电压vr。此外，预充电控制信号pc_n被供应给预充电晶体管41的栅极。
寄生电容c_bl形成在位线bl中。钳位电压vclamp被供应给钳位晶体管42的栅极，并且钳位晶体管42的源极连接到位线bl。此外，钳位晶体管42的背栅连接到接地线，并且其漏极连接到pmos晶体管45的漏极。此外，连接到钳位晶体管42的漏极的线充当感测节点vc。
内部电源电压vcc被供应给pmos晶体管43和44两者的源极，并且pmos晶体管43和44的栅极彼此连接。此外，pmos晶体管43的栅极连接到pmos晶体管45的漏极。pmos晶体管43的漏极连接到pmos晶体管45的源极。pmos晶体管44的漏极连接到pmos晶体管46的源极。
感测放大器启用信号sae_n被供应给pmos晶体管45和46的栅极。pmos晶体管45的漏极通过感测节点vc连接到钳位晶体管42的漏极。pmos晶体管46的漏极通过电流感测节点idet连接到nmos晶体管47的漏极。
nmos晶体管47的源极连接到接地线。参考电压vref被供应给nmos晶体管47的栅极。nmos晶体管47用作根据参考电压vref的电压值输出具有恒定电流值的参考电流的电流源。
反相器电路48是用作比较器的缓冲器电路，并且其输入端子连接到电流感测节点idet。此外，反相器电路48从其输出端子输出输出信号saout。反相器电路48具有阈值电压(例如，大约为内部电源电压vcc的一半的电压(即，vcc/2))，反相器电路48的输出信号的逻辑电平在该阈值电压处改变。当在电流感测节点idet处产生的电压超过该阈值电压时，反相器电路48将输出信号的逻辑电平从高电平改变为低电平。
以下将说明钳位电压输出晶体管34的阈值电压和钳位晶体管42的阈值电压之间的关系。首先，钳位晶体管42和钳位电压输出晶体管34都是nmos晶体管。此外，在根据第一实施例的半导体装置100中，钳位电压输出晶体管34的背栅连接到其源极，并且该源极被供应预充电电压。同时，接地线连接到钳位晶体管42的背栅，因此接地电压被供应给该背栅。此外，钳位晶体管42的源极连接到存储器单元mc的输出节点。因此，钳位晶体管42的衬底效应与钳位电压输出晶体管34的衬底效应不同，因此由于衬底效应的这种差异，它们的阈值电压也彼此不同。在图3中，阈值电压之间的这种差异由符号“α”指示。具体地，当钳位电压输出晶体管34的阈值电压是电压vth时，钳位晶体管42的阈值电压被表示为“vth+α”。
接下来，将说明根据第一实施例的非易失性存储器执行的操作。因此，首先，图4示出了时序图，该时序图示出当根据第一实施例的非易失性存储器处于擦除状态时由该非易失性存储器执行的操作。图4等中的时序图所示的时钟信号clk指示从设置在一行中的存储器单元读取数据并将数据输入到定时产生器13的时序。另外，图4等中所示的时序图中的放电控制信号dis、预充电控制信号pc_n和感测放大器启用信号sae_n是由定时产生器13产生的信号。此外，存储器栅极电压mg是由行解码器15产生的信号。
如图4中所示，在根据第一实施例的非易失性存储器中，随着在时刻t11处时钟信号clk上升，开始读取操作。然后，在时刻t12处，当放电控制信号dis从高电平改变为低电平时，执行位线bl的放电操作。此外，在时刻t12处，存储器栅极电压mg开始上升。由于存储器栅极电压mg的大小大于其它控制信号的大小，所以存储器栅极电压mg的上升花费比其它控制信号上升所需的时间更长的时间。
然后，在时刻t13处，对位线bl的放电操作结束，并且通过将放电控制信号dis从高电平改变为低电平并将预充电控制信号pc_n从高电平改变为低电平而开始预充电操作。通过该预充电操作，位线bl和感测节点vc的电压上升。
接着，在时刻t14处，感测放大器启用信号sae_n从高电平改变为低电平。结果，pmos晶体管45和46变成导通状态，并且pmos晶体管43和44开始用作电流镜电路。
然后，在存储器栅极电压mg变为足够高电压的时刻t15处，预充电控制信号pc_n从低电平改变为高电平。在图4中所示的示例中，由于存储器单元mc处于擦除状态，所以存储器单元mc在时刻t15开始从位线bl汲取存储器电流。此外，在时刻t15处，由于位线bl的电压接近于预充电电压，并且钳位晶体管42的栅极与源极之间的电压低于被表示为“vth+α”的阈值电压，所以钳位晶体管42处于断开状态。因此，在时刻t15开始的存储器电流汲取操作中，仅位线bl的电压下降。
然后，当位线bl的电压降低并且由此钳位晶体管42的栅极与源极之间的电压超过阈值电压vth+α时，钳位晶体管42变为导通状态，并且感测节点vc处的电压等于位线bl的电压。钳位晶体管42变为导通状态的时刻是时刻t16。结果，与存储器电流相对应的电流通过感测节点vc和由pmos晶体管43和44形成的电流镜电路流入电流感测节点idet。因此，电流感测节点idet处的电压上升。然后，在电流感测节点idet处的电压超过反相器电路48的阈值电压的时刻t17处，输出信号saout的逻辑电平从高电平改变为低电平。
接下来，将说明当根据第一实施例的存储器单元mc处于写入状态时由该非易失性存储器执行的操作。因此，图5示出了其中示出当根据第一实施例的非易失性存储器处于写入状态时由该非易失性存储器执行的操作的时序图。当存储器单元mc处于写入状态时，完成预充电的时刻t15之前执行的操作与如图4中所示的当存储器单元mc处于擦除状态时执行的操作相同。
然而，当存储器单元mc处于写入状态时，不执行存储器单元mc从位线bl的存储器电流的汲取。因此，即使在时刻t15停止预充电操作时，位线bl的电压也不下降。因此，当存储器单元mc处于写入状态时，即使在预充电操作停止之后，也维持钳位晶体管42的断开状态，因此没有存储器电流流入电流感测节点idet。因此，当存储器单元mc处于写入状态时，在时刻t17处不发生输出信号saout的逻辑电平的反转。
如上所述，在根据第一实施例的半导体装置100中，预充电晶体管41直接连接到设置在钳位晶体管42和存储器单元mc之间的位线bl。通过该配置，在根据第一实施例的半导体装置100中，在对位线bl的预充电操作中可以将位线bl预充电到预充电电压vr，而不会受到由钳位晶体管42供应的钳位电压的影响。换句话说，在根据第一实施例的半导体装置100中，可以将位线bl准确地预充电到预充电电压vr的电压电平。结果，在根据第一实施例的半导体装置100中，可以增加预充电操作的速度。
此外，根据第一实施例的半导体装置100包括对位线bl的电压进行钳位的钳位晶体管42。通过将钳位电压输出晶体管34的阈值电压vth与预充电电压vr相加而获得的钳位电压vclamp被供应给钳位晶体管42的栅极。在根据第一实施例的半导体装置100中，通过对位线bl的电压进行钳位，可以防止否则由于位线bl中形成的寄生电容c_bl而引起的读取速度的降低。
此外，在根据第一实施例的半导体装置100中，接地电压被供应给钳位晶体管42的背栅，并且预充电电压vr被供应给钳位电压输出晶体管34的背栅。应当注意，如果如同在钳位电压输出晶体管34的情况下那样，将预充电电压vr供应给钳位晶体管42的背栅，则钳位晶体管42具有与钳位电压输出晶体管34相同的阈值电压，从而导致可能发生故障的问题。例如，当位线bl的电压即使少量地降低到预充电电压vr以下时，钳位晶体管42也改变为导通状态。因此，当从特别是处于写入状态的存储器单元mc读取数据时，存在读取数据中可能发生错误的问题。然而，在根据第一实施例的半导体装置100中，钳位晶体管42的阈值电压在一定程度上高于钳位电压输出晶体管34的阈值电压。因此，不易发生上述故障问题。也就是说，在根据第一实施例的半导体装置100中，由于读取感测裕度大，因此可以提高数据读取准确性。
此外，通过改变预充电电压vr以使其跟随图3中所示的电路中的参考电压vref的改变，可以提高操作速度并同时确保感测裕度。因为可以通过将参考电压vref设定为高值来增加由nmos晶体管47产生的参考电流，所以可以增加读取感测裕度。然而，存在这样的问题：如果在维持存储器电流的同时增加参考电流，则将反相器电路48的输出反转所需的时间增加。然而，在根据第一实施例的半导体装置100中，通过根据参考电压vref增加预充电电压vr，可以增加钳位电压vclamp，从而增加存储器电流。因此，在根据第一实施例的半导体装置100中，通过改变预充电电压vr以使其跟随参考电压vref的改变，可以提高操作速度并同时确保感测裕度。
第二实施例
在第二实施例中，将说明作为感测放大器18的另一个示例的感测放大器18a。注意，在第二实施例的说明中，对于与第一实施例相同的组件分配与第一实施例中相同的附图标记，并省略其说明。图6示出了根据第二实施例的列解码器、存储器单元、钳位电压产生电路和感测放大器的电路图。如图6中所示，感测放大器18a包括预充电晶体管41、钳位晶体管42、pmos晶体管51和52、反相器电路48以及感测节点vc。
内部电源电压vcc被供应给pmos晶体管51的源极，并且参考电压viref被供应给其栅极。此外，pmos晶体管51的漏极连接到pmos晶体管52的源极。感测放大器启用信号sae_n被供应给pmos晶体管52的栅极，并且pmos晶体管52的漏极通过感测节点vc连接到钳位晶体管42的漏极。
也就是说，在根据第二实施例的感测放大器18a中，通过使用pmos晶体管51作为产生参考电流的参考电流产生电路并基于感测放大器启用信号sae_n将pmos晶体管52改变为导通状态，将参考电流供应到感测节点vc。此外，当钳位晶体管42变为导通状态时，存储器电流被供应给感测节点vc。此外，在感测放大器18a中，通过将感测节点vc处的电压与反相器电路48的阈值进行比较来改变输出信号saout的逻辑电平，感测节点vc处的电压基于参考电流和感测节点vc中的存储器电流之间的差异而改变。
将说明根据第二实施例的包括感测放大器18a的非易失性存储器执行的操作。因此，图7示出了时序图，该时序图示出当根据第二实施例的非易失性存储器处于擦除状态时由该非易失性存储器执行的操作。此外，图8示出了时序图，该时序图示出当根据第二实施例的非易失性存储器处于写入状态时由该非易失性存储器执行的操作。图7和图8示出了在由根据第二实施例的非易失性存储器执行与图4和图5中所示的根据第一实施例的非易失性存储器执行的操作的相同操作的情况下的操作。
如图7和图8中所示，可以理解的是，在根据第二实施例的非易失性存储器中，输出信号saout的逻辑电平根据感测节点vc处的电压的改变而改变，而不是根据电流感测节点idet处的电压的改变而改变。
从以上说明可以理解，可以通过使用比在根据第一实施例的感测放大器18中使用的组件的数量更少数量的电路组件来形成根据第二实施例的非易失性存储器的感测放大器18a。因此，与根据第一实施例的非易失性存储器的电路尺寸相比，可以减小根据第二实施例的非易失性存储器的电路尺寸。
第三实施例
在第三实施例中，将说明作为列解码器14的另一个示例的列解码器14a。注意，在第三实施例的说明中，与第一实施例中相同的附图标记被分配给与第一实施例中相同的组件，并且省略它们的说明。图9示出了根据第三实施例的列解码器、存储器单元、钳位电压产生电路和感测放大器的电路图。如图9中所示，在根据第三实施例的非易失性存储器中，为多个存储器单元mc提供一个公共感测放大器18。因此，列解码器14a具有选择多个存储器单元mc中的一个并将选择的存储器单元mc连接到感测放大器18的单元选择功能。
如图9中所示，根据第三实施例的非易失性存储器对于一对预充电晶体管41和钳位晶体管42包括多个存储器部(在图9中所示的示例中，存储器部601至60n，n是表示存储器部的数量的整数)，每个存储器部包括一个存储器单元mc。
存储器部601至60n中的每一个包括单元选择开关61、放电晶体管21、存储器单元mc和位线bl。单元选择开关61和放电晶体管21被包括在列解码器14a中，并且存储器单元mc和位线bl被包括在存储器单元阵列16中。注意，在图9中，与指示存储器部编号相同的编号被添加在符号“bl”的末尾(图9中的bl1到bln)，以指示各位线所属的存储器部。此外，单元选择开关61是通过将pmos晶体管和nmos晶体管结合在一起形成的传输开关，并且其中这两个晶体管根据单元选择信号yr同时变成导通状态或断开状态。
此外，在根据第三实施例的存储器单元阵列16中，多个存储器部通过公共位线cd连接到钳位晶体管42的源极。在根据第三实施例的非易失性存储器中，通过使用与相应的存储器部相对应的多个单元选择信号(例如，yr1至yrn)将多个存储器部依次逐个连接至公共位线cd，来从多个存储器单元mc读取数据。
以下说明根据第三实施例的非易失性存储器执行的操作。图10示出了时序图，该时序图示出当根据第三实施例的非易失性存储器处于擦除状态时由该非易失性存储器执行的操作的时序图。此外，图11示出了时序图，该时序图示出当根据第三实施例的非易失性存储器处于写入状态时由该非易失性存储器执行的操作。图10和图11示出了由根据第三实施例的非易失性存储器执行的操作，其中针对多个存储器部中的每一个依次执行与图4和图5中所示的根据第一实施例的非易失性存储器执行的操作相同的操作。
如图10和图11中所示，在根据第三实施例的非易失性存储器中，所述多个存储器部被依次地选择，并且从所选择的存储器部依次地读取数据。
如上所述，在根据第三实施例的半导体装置100中，为多个存储器部提供感测放大器18。通过采用这种布置，可以减少感测放大器18的数量。结果，在根据第三实施例的半导体装置100中，与其它实施例相比，可以进一步减小非易失性存储器的电路尺寸。
尽管已经根据若干实施例描述了本发明，但是本领域技术人员将认识到，可以在所附权利要求的精神和范围内以各种修改来实践本发明，并且本发明不限于上述示例。
此外，权利要求的范围不受上述实施例的限制。
此外，应注意，申请人的意图是涵盖所有权利要求要素的等同物，即使权利要求后来在审查期间进行了修改也是如此。本领域的普通技术人员可以根据需要组合第一至第三实施例。