降低读操作对数据扰动的电路的制作方法

本发明涉及一种电路，尤其涉及一种应用在mram技术中的降低读操作对数据扰动的电路。

背景技术：

mram是一种新的内存和存储技术，可以像sram/dram一样快速随机读写，还可以像flash闪存一样在断电后永久保留数据。

它的经济性想当地好，单位容量占用的硅片面积比sram有很大的优势，比在此类芯片中经常使用的norflash也有优势，比嵌入式norflash的优势更大。它的性能也相当好，读写时延接近最好的sram，功耗则在各种内存和存储技术最好。而且mram不像dram以及flash那样与标准cmos半导体工艺不兼容。mram可以和逻辑电路集成到一个芯片中。

mram的原理，是基于一个叫做mtj(磁性隧道结)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的。下面的一层铁磁材料是具有固定磁化方向的参考层，上面的铁磁材料是可变磁化方向的记忆层，它的磁化方向可以和固定磁化层相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层，但是mtj的电阻和可变磁化层的磁化方向有关。前一种情况电阻低，后一种情况电阻高。读取mram的过程就是对mtj的电阻进行测量。使用比较新的stt-mram技术，写mram也比较简单：使用比读更强的电流穿过mtj进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电路把它置成反平行的方向。

每个mram的记忆单元由一个mtj和一个mos管组成。mos管的gate连接到芯片的wordline负责接通或切断这个单元，mtj和mos管串接在芯片的bitline上。读写操作在bitline上进行

mram的读出过程是对存储单元电阻的检测和比较。一般通过参考单元的组合成一个标准电阻来和存储单元进行比较来判定存储单元是处在高阻态还是低阻态。

如图所示，图1是现有技术中读出放大电路的电路图，以上电路图是一个流行的设计：p1、p2、p3是相同pmos管，形成电流镜，上面的每一路的电流是相等的(i_read)。电阻的差别造成v_out和v_out_n的差别，被输入到下一级的比较器产生输出。图中的例子是一路存储单元，对比一路置于p状态的参考单元和一路ap状态下的参考单元。实际使用中可以有多路存储单元对比m路ap和n路p参考单元。

该读出放大电路设计的优点是使用多个参考单元并联平均用以抵消加工工艺的不均匀造成的存储单元电阻的浮动。缺点是在读出操作中，通过存储单元的电流方向是固定的，即：对于高阻态或低阻态的存储单元，都施加位线(bitline)至源线(sourceline)的电流方向。考虑到存储单元的写电流方向是二元性的，所以读电流会在某个方向上产生一定的写作用，对所存储的数据具有有扰动效应。

技术实现要素：

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种降低读操作对数据扰动的电路，其中，待测存储单元连接位线、源线，所述源线与所述待测存储单元之间连接有选择管；还包括：比较放大电路与一电流镜电路连接，所述位线、所述源线连接一电流方向选择开关；所述电流方向选择开关与所述电流镜电路连接。

优选的，所述电流方向选择开关选择电流从待测存储单元流向选择管或从选择管流向待测存储单元。

优选的，还包括一控制信号端，所述控制信号端连接所述电流方向选择开关。

优选的，所述电流方向选择开关包括：两支路电路分别连接在所述位线、所述源线上，所述支路电路包括：输入端、输出端，一第一nmos连接在所述输入端与所述输出端之间，一第一反相器、一第二nmos串接在所述输入端与所述输出端之间；一所述支路电路的第一nmos门极与另一所述支路电路的第二nmos门极通过连接线连接，还包括：一控制信号端对两所述连接线输出控制信号，控制信号端控制改变两输出端电位，控制电流方向。

优选的，所述控制信号端与一所述连接线连接，所述控制信号端与另一所述连接线之间串接有一第二反相器。

优选的，所述电流镜电路具有一参考信号输出端、一待测信号输出端，所述参考信号输出端、所述待测信号输出端分别连接所述比较放大电路的两输入端。

本发明较之于现有技术，有效解决了读电流会在某个方向上产生一定的写作用，对所存储的数据具有有扰动效应的问题，通过待测存储单元通过选择管连接至位线和源线，在接入比较放大电路读出信号前，增加放置一个选择开关来配置读电流的方向。降低读操作对存储单元所存信息的扰动影响。增加读电路对电流方向配置的灵活性，可根据不同应用的要求和存储单元工艺性能，有针对性的优化mram错误率。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是现有技术中读出放大电路的电路图；

图2是本发明的电路图；

图3是本发明的实施例一的电路图。

具体实施方式

如图所示，图2是本发明的电路图，一种降低读操作对数据扰动的电路，其中，待测存储单元1连接位线3、源线4，源线4与待测存储单元1之间连接有选择管2；还包括：比较放大电路6与一电流镜电路连接，位线3、源线4与两比较端之间连接有电流方向选择开关5，电流方向选择开关与电流镜电路连接。读电流对存储单元的扰动效应取决于存储单元自身的临界翻转电流和被施加的电流大小的比值。待测存储单元1通过选择管2连接至位线3和源线4，在接入比较放大电路6读出信号前，增加放置一个选择开关来配置读电流的方向，默认情况下读电流从选择管2流向待测存储单元1。亦可通过测试模式控制选择开关配置读电流从待测存储单元1流向选择管2。

进一步的，电流方向选择开关5选择电流从待测存储单元1流向选择管2或从选择管2流向待测存储单元1。

进一步的，还包括一控制信号端7，控制信号端7连接电流方向选择开关5。

图3是本发明的实施例一的电路图，进一步的，电流方向选择开关5包括：两支路电路分别连接在位线3、源线4上，支路电路包括：输入端、输出端，一第一nmos53连接在输入端与输出端之间，一第一反相器52、一第二nmos51串接在输入端与输出端之间；一支路电路的第一nmos53门极与另一支路电路的第二nmos51门极通过连接线连接，还包括：一控制信号端7对两连接线输出控制信号，控制信号端7控制改变两输出端电位，控制电流方向。

进一步的，控制信号端7与一连接线连接，控制信号端7与另一连接线之间串接有一第二反相器71。

进一步的，电流镜电路具有一参考信号输出端、一待测信号输出端，参考信号输出端、待测信号输出端分别连接比较放大电路6的两输入端。

具体的，位线bitline上的电压信号可以通过电流镜电路中的c点向待测电阻施加。

本发明的原理为：读操作时在位线3和源线4之间配置一个预定的电压，此电压在存储单元和选择管nmos之间分配，高阻态存储单元所分得的电压高于低电阻单元所分得的电压，而高阻态存储单元所需的临界反转电压通常也高于低阻态单元。所以应根据存储单元的电学特性以及选择管2和读出放大器中所用的场效应管的具体设计来决定读电流的配置方向。一般而言高阻态存储单元受到读电流扰动的可能性较大。因此默认配置读电流反方向与对高阻态的写入电流，帮助高阻态存储单元降低读扰动。如产线测试的结果表明低阻态是更易被扰动的方向，则通过测试模式来切换读电流方向的配置，帮助低阻态存储单元降低读扰动。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。