一种高带宽的磁性随机存储器的制作方法

本发明涉及一种磁性随机存储器(mram，magneticradomaccessmemory)，具体涉及一种高带宽的磁性随机存储器，属于半导体芯片领域技术领域。

背景技术：

mram是一种新的内存和存储技术，可以像sram/dram一样快速随机读写，还可以像flash闪存一样在断电后永久保留数据。它的经济性相当地好，单位容量占用的硅片面积比sram有很大的优势，比在此类芯片中经常使用的norflash也有优势，比嵌入式norflash的优势更大。它的性能也相当好，读写时延接近最好的sram，功耗则在各种内存和存储技术最优。而且mram不像dram以及flash那样与标准cmos半导体工艺不兼容。mram可以和逻辑电路集成到一个芯片中。

mram的原理，是基于一个叫做mtj(磁性隧道结)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的，如图1和图2所示。下面的一层铁磁材料是具有固定磁化方向的参考层13，上面的铁磁材料是可变磁化方向的记忆层11，记忆层11的磁化方向可以和参考层13相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层12，但是mtj的电阻和可变磁化层的磁化方向有关。

记忆层11和参考层13的磁化方向相平行时电阻低，如图1；反平行时电阻高，如图2。读取mram的过程就是对mtj的电阻进行测量。使用比较新的stt-mram技术，写mram也比较简单：使用比读更强的电流穿过mtj进行写操作。一个自下而上的电流把可变磁化层置成与固定层反平行的方向。自上而下的电流把它置成平行的方向。

每个mram的存储单元由一个mtj和一个nmos选择管组成。每个存储单元需要连接三根线：nmos管的栅极连接到芯片的字线(wordline)32，负责接通或切断这个单元；nmos管的一极连在源极线(sourceline)33上，nmos管的另一极和磁性隧道结34的一极相连，磁性隧道结34的另一极连在位线(bitline)31上，如图3所示。一个mram芯片由一个或多个mram存储单元的阵列组成，每个阵列有若干外部电路，如图4所示：行地址解码器把收到的地址变成字线的选择；列地址解码器把收到的地址变成位线的选择；读写控制器控制位线上的读(测量)写(加电流)操作；输入输出控制器用于和外部交换数据。

mram的读出电路需要检测mram记忆单元的电阻。由于磁性隧道结的电阻会随着温度等而漂移，一般的方法是使用芯片上的一些已经被写成高阻态或低阻态的记忆单元作为参考单元，再使用读出放大器(senseamplifier)来比较记忆单元和参考单元的电阻。而参考单元也是由普通的记忆单元制成的，像普通的记忆单元一样，它也会有一个分布，这个分布会加大发生读出错误的几率，如图5所示。

为了改善这个问题，参考单元一般由大量的记忆单元并联而成，通常的参考单元布局如图6所示：每一行的记忆单元共用一组参考单元；一组参考单元由大量的(例如16、32个)记忆单元组成。这么多参考单元占据相当大的一部分面积，这对于芯片的成本有负面影响。

mram的一个重要应用领域是嵌入式。在gpu、人工智能芯片的诸多领域里，需要高速且高带宽的内存，外部的ram无法满足需要。所以，高速且高带宽mram的设计非常重要。高速的要求使得mram的阵列不能做得太宽。由于不能太宽，同时不能读写太多比特，带宽就被限制。而且，参考单元占用的面积也是个问题。

技术实现要素：

为了解决上述技术问题，本发明提供了一种高带宽的磁性随机存储器。具体技术方案如下：

本发明的第一方面，公开了一种存储阵列模块，包括邻近排布的若干个存储阵列组，每个存储阵列组由按田字型布置的四个存储阵列形成，存储阵列模块中的所有存储阵列统一受控运行。

进一步地，存储阵列模块包括两个相邻排布且并列运行的存储阵列组，这样共有八个存储阵列形成双田字型布置。

进一步地，每个存储阵列都带有一个参考单元块，参考单元块由若干个参考单元列组成。优选地，每个存储阵列带有四个参考单元列，四个参考单元列在存储阵列内等间距排列。位于双田字型布置上半部的四个存储阵列中的参考单元块联合使用，位于双田字型布置下半部的四个存储阵列中的参考单元块联合使用。

本发明的第二方面，公开了一种随机存储器，由上述存储阵列模块和外部电路构成，外部电路包括列地址解码器、行地址解码器、读写控制器；每个存储阵列组中各带有四个列地址解码器、一个行地址解码器、两个读写控制器；四个列地址解码器各控制一个存储阵列，行地址解码器控制四个存储阵列，每个读写控制器控制上下相邻的两个存储阵列。

进一步地，两个读写控制器布置于田字型的中心横轴位置。四个行地址解码器中的其中两个分别沿着两个读写控制器的上沿布置，另两个分别沿着两个读写控制器的下沿布置。列地址解码器布置于田字型的中心纵轴位置。随机存储器中的两个行地址解码器同步运行并控制八个存储阵列。

本发明的有益效果：较小阵列并联使用，形成既是高速同时也是高带宽的布局。不同阵列中的参考单元联合使用，使得每个阵列中的参考单元数目减少，提高面积利用率。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1是磁性隧道结处于低电阻态时，记忆层与参考层磁性平行的示意图；

图2是磁性隧道结处于高电阻态时，记忆层与参考层磁性反平行的示意图；

图3是存储单元由一个磁性隧道结和一个nmos管组成的结构示意图；

图4是磁性随机存储器的电路布局结构示意图；

图5是参考单元与低电阻态和高电阻态存储单元的比较分布图；

图6是参考单元在磁性随机存储器中的布局示意图；

图7是本发明一个较佳实施例中的一种高带宽的磁性随机存储器的存储阵列模块的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图7展示了本发明的一种高带宽的磁性随机存储器的示意图，图中共有八个mram存储阵列，分成两个存储阵列组。每组四个mram存储阵列，按田字型布置，这样八个存储阵列呈相互邻近的双田字型排布，所有存储阵列并列运行，这样有更多的读写单元，形成更大的带宽。

每个存储阵列都带有一个参考单元块，每个参考单元块由若干个参考单元列组成。优选地，每个存储阵列带有四个参考单元列，四个参考单元列在存储阵列内等间距排列。位于双田字型布置上半部的四个存储阵列中的参考单元块联合使用，形成参考单元组。位于双田字型布置下半部的四个存储阵列中的参考单元块同样联合使用形成又一个参考单元组。

高带宽的磁性随机存储器还包括外部电路，外部电路有列地址解码器、行地址解码器、读写控制器。每个存储阵列组中各带有四个列地址解码器、一个行地址解码器、两个读写控制器。每个列地址解码器各控制一个存储阵列，并且靠近其所控制的存储阵列。左右阵列共用行地址解码器，即一个行地址解码器控制田字型布置中的所有四个存储阵列。每个读写控制器控制上下相邻的两个存储阵列，如图7的左半部分所示，是一个存储阵列组，四个存储阵列按田字型布置。其中，上下两个阵列共用读写电路，即左边的读写控制器控制左上和左下两个存储阵列，右边的读写控制器控制右上和右下两个存储阵列。

两个读写控制器布置于田字型的中心横轴位置。四个行地址解码器中的其中两个分别沿着两个读写控制器的上沿布置，另两个分别沿着两个读写控制器的下沿布置。列地址解码器布置于田字型的中心纵轴位置。随机存储器中的两个行地址解码器同步运行并控制八个存储阵列。

下面以一个128bit的高带宽磁性随机存储器为例，更具体阐释上述技术方案。mram存储阵列的每一行有256个存储单元，每个存储单元包括一个磁性隧道结和一个nmos选择管。每个存储阵列共有256列，这样形成256×256的存储阵列布局。再加额外的4个参考单元列，参考单元列在存储阵列中等间距分布。每个存储阵列采用八选一的数据选择方式(mux8)，这样每个存储阵列输入/输出带宽为32bit。八个存储阵列形成双田字型布置。双田字型中，上排四个存储阵列中总计16个参考单元列联合使用。双田字型布置的存储阵列输入/输出总带宽为128bit。

如果不联合使用，一般每个存储阵列都需要16个参考单元列。本发明中，由于不同存储阵列中的参考单元联合使用，大幅度减少了参考单元的数量，提高了效率，缩小了mram芯片的面积。本发明最重要的应用，在于对待机功耗要求很严格的物联网和可穿戴电子设备等领域，芯片的小型化和低功率化很有必要。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。