缓冲器电路和包括该缓冲器电路的装置的制作方法

本公开的示例性实施方式涉及缓冲器电路。

背景技术：

诸如计算机、移动电话和存储装置的电子装置可包括通过集成各种元件或电路而形成的集成电路(ic)。各个集成电路可联接到一个或更多个外部电路或装置，并且包括缓冲器等作为用于集成电路与这些外部电路或装置接口的组件。由于外部电路或装置可使用各种电源，所以在各个集成电路上可存在与要使用的电源的类型对应的各种接口组件。

技术实现要素：

各种实施方式涉及一种包括能够支持各种电源的缓冲器的电路。

在实施方式中，一种缓冲器电路可包括：电流镜电路，其适合于选择性地形成与第一电源电压对应的第一电流镜以及与第二电源电压对应的第二电流镜；以及差分对，其联接到电流镜电路，并且适合于与第一电流镜或第二电流镜形成电流路径，放大与基准电压和通过输入端子接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号输出到输出端子。

在实施方式中，一种存储器装置可包括：存储器单元阵列；以及电路，其适合于将从数据焊盘接收的数据提供给存储器单元阵列。该电路可包括：电流镜电路，其适合于选择性地形成与第一电源电压对应的第一电流镜以及与第二电源电压对应的第二电流镜；以及差分对，其联接到电流镜电路，并且适合于与第一电流镜或第二电流镜形成电流路径，放大与基准电压和通过输入端子接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号输出到输出端子。

附图说明

图1a和图1b是示出数据处理系统的图。

图2是示出根据本公开的实施方式的存储器装置的图。

图3是示出包括支持各种电源电压的多个缓冲器的传统电路的图。

图4是示出根据本公开的实施方式的包括能够支持各种电源电压的单个缓冲器的电路的图。

图5是示出根据本公开的实施方式的用作支持两个电源电压的缓冲器的单个缓冲器的图。

图6是示出根据本公开的实施方式的缓冲器的配置的框图。

图7是示出根据本公开的实施方式的缓冲器的配置的电路图。

图8a和图8b是分别示出根据本公开的实施方式的第一电源电压和第二电源电压下的缓冲器的操作的图。

具体实施方式

下面将参照附图更详细地描述示例性实施方式。然而，本发明可按照不同的形式来具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，相似的标号贯穿本发明的各个附图和实施方式表示相似的部件。

附图未必按比例，在一些情况下，为了清楚地示出实施方式的特征，比例可能被夸大。

还将理解的是，当元件被称为“连接到”或“联接到”另一元件时，其可直接在另一元件上、连接到另一元件或者联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。

本文所使用的术语仅是为了描述特定实施方式，而非旨在限制本发明。

还将理解的是，当用在本说明书中时，术语“包括”和“包含”指定存在所述的元件，并且不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。

以下，将参照附图详细描述本发明的各种实施方式。

图1a和图1b是示出数据处理系统10的图。

参照图1a，数据处理系统10可包括主机20和外围装置30。外围装置30从主机20接收命令cmd(或请求)，并且基于所接收的命令与主机20交换数据data。例如，主机20可以是计算机、服务器、智能电话等，外围装置30可以是移动或存储产品。

参照图1b，图1a所示的外围装置30可由存储器系统35具体实现。即，数据处理系统10可包括主机20和存储器系统35。例如，主机20可包括诸如蜂窝电话、mp3播放器和膝上型计算机的便携式电子装置以及诸如台式计算机、游戏机、tv和投影仪的电子装置。

可响应于来自主机20的命令来访问存储器系统35。换言之，存储器系统35可用作主机20的主存储器装置或辅存储器装置。

存储器系统35可包括存储控制器100和存储器装置200。存储控制器100响应于来自主机20的命令来执行访问对应存储器装置200的操作。例如，存储控制器100响应于来自主机20的写命令将从主机20提供的写数据存储在存储器装置200中。作为另一示例，存储控制器100响应于来自主机20的读命令来读取存储在存储器装置200中的数据，并将读取的数据发送到主机20。在各种实施方式中，存储器装置200可以是诸如动态随机存取存储器(dram)或静态ram(sram)的易失性存储器装置。在其它实施方式中，存储器装置200可以是诸如只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除rom(eprom)、电可擦除rom(eeprom)、铁磁ram(fram)、相变ram(pram)、磁ram(mram)、电阻式ram(rram)或闪存的非易失性存储器装置。

图2是示出根据本公开的实施方式的存储器装置的图。例如，图2是示出可用作图1b中所示的存储器装置200的非易失性存储器装置的配置的图。

参照图2，存储器装置200可包括存储器单元阵列210、行解码器220、数据读/写块230、列解码器240、输入/输出电路250、控制逻辑260和电压发生器270。

存储器单元阵列210可包括设置在字线wl1至wlm与位线bl1至bln之间的交叉处的存储器单元mc。

行解码器220可通过字线wl1至wlm联接到存储器单元阵列。行解码器220可在控制逻辑260的控制下操作。行解码器220可将从外部装置(例如，图1b的存储控制器100)提供的地址解码。行解码器220可基于解码的结果来选择并驱动字线wl1至wlm。例如，行解码器220可将从电压发生器270提供的字线电压提供给字线wl1至wlm。

数据读/写块230可通过位线bl1至bln联接到存储器单元阵列210。数据读/写块230可包括与各条位线bl1至bln对应的读/写电路rw1至rwn。数据读/写块230可在控制逻辑260的控制下操作。数据读/写块230可根据操作模式用作写驱动器或感测放大器。例如，在写操作期间，数据读/写块230可用作将从外部装置提供的数据存储在存储器单元阵列210中的写驱动器。作为另一示例，在读操作期间，数据读/写块230可用作从存储器单元阵列210读取数据的感测放大器。

列解码器240可在控制逻辑260的控制下操作。列解码器240可将从外部装置提供的地址解码。列解码器240可基于解码的结果将数据读/写块230的与各条位线bl1至bln对应的读/写电路rw1至rwn与输入/输出电路250的数据输入/输出线联接。

电压发生器270可生成用于存储器装置200的内部操作的电压。由电压发生器270生成的电压可被施加到存储器单元阵列210的存储器单元。例如，在编程操作期间生成的编程电压可被施加到要执行编程操作的存储器单元的字线。作为另一示例，在擦除操作期间生成的擦除电压可被施加到要执行擦除操作的存储器单元的阱区域。作为另一示例，在读操作期间生成的读电压可被施加到要执行读操作的存储器单元的字线。

控制逻辑260可基于通过输入/输出电路250从外部装置提供的信号来控制存储器装置200的总体操作。例如，控制逻辑260可控制存储器装置200的读、写和擦除操作。

输入/输出电路250可将从外部装置接收的命令cmd和地址addr发送到控制逻辑260，或者与列解码器240交换数据data。另外，输入/输出电路250可联接到列解码器240，并且通过输入/输出线(未示出)将由数据读/写块230感测的读取数据输出到外部装置。另外，输入/输出电路250可通过列解码器240将通过输入/输出线接收的数据发送到数据读/写块230。

图3是示出包括支持各种电源电压的多个缓冲器的传统电路300的图。

参照图3，电路300可包括缓冲器和驱动器作为用于与外部装置进行接口的元件。在电路300被设计为支持一个或更多个外部装置中可使用的各种电源电压的情况下，电路300可包括与电源电压的类型或数量对应的接口元件。例如，电路300可包括能够支持两种类型的电源电压的接口元件。换言之，电路300可包括第一缓冲器310作为以第一电源电压操作的接口元件，并且包括第二缓冲器320作为以第二电源电压操作的接口元件。尽管未示出，电路300可包括限幅器，限幅器联接到缓冲器的各个读取端，对缓冲的数据进行限幅，并输出限幅的信号。例如，限幅器可将缓冲的数据限幅至包括电路300的装置(例如，图1b的存储器装置200)中可处理数据的电平(例如，cmos电平)。

第一缓冲器310可对通过输入端子接收的输入数据进行缓冲，并且输出缓冲的数据。例如，第一缓冲器310可通过数据焊盘dq接收数据，将与所接收的输入数据和基准电压vref二者之差对应的差分信号放大，并且将放大的差分信号作为缓冲器输出buffer_out1输出。

第二缓冲器320可对通过输入端子接收的输入数据进行缓冲，并且输出缓冲的数据。例如，第二缓冲器320可通过数据焊盘dq接收数据，将与所接收的输入数据和基准电压vref二者之差对应的差分信号放大，并且将放大的差分信号作为缓冲器输出buffer_out2输出。

选择器330可响应于使能信号en选择第一缓冲器310和第二缓冲器320中的任一个的输出。例如，选择器330可响应于与第一电源电压对应的使能信号en选择从第一缓冲器310输出的信号buffer_out1，或者响应于与第二电源电压对应的使能信号en选择从第二缓冲器320输出的信号buffer_out2。

驱动器340可接收通过选择器330选择的第一缓冲器310或第二缓冲器320的输出信号buffer_out1或buffer_out2，并且通过将所接收的信号buffer_out1或buffer_out2作为输出信号output输出到输出端子来驱动输出端子。

图4是示出根据本公开的实施方式的包括能够支持各种电源电压的单个缓冲器的电路400的图。例如，电路400可以是包括在图2所示的存储器装置200的输入/输出电路250中的组件。

参照图4，电路400可包括联接在输入端子dq与输出端子(未示出)之间的缓冲器400a。缓冲器400a可放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出到输出端子。缓冲器400a可在第一电源电压vcc1(例如，1.2v)或第二电源电压vcc2(例如，1.8v)下操作。

缓冲器400a可响应于第一电源电压vcc1的第一使能信号en1放大差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出。缓冲器400a可响应于第二电源电压vcc2的第二使能信号en2放大差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出。因此，与包括第一缓冲器310和第二缓冲器312的电路300不同，缓冲器400a可以是能够支持两种类型的电源电压的单个缓冲器。换言之，缓冲器400a可以是能够支持两种类型的电源电压的组合缓冲器。

电路400还可包括联接在缓冲器400a与输出端子之间的驱动器400b。驱动器400b可利用从缓冲器400a提供的缓冲器输出信号buffer_out来驱动输出端子。与包括选择器330的电路300不同，电路400可不包括选择器或选择单元。

图5是示出根据本公开的实施方式的用作支持两个电源电压的缓冲器的单个缓冲器的图。例如，图5示出图4所示的缓冲器400a在第一电源电压vcc1(例如，1.2v)或第二电源电压vcc2(例如，1.8v)下操作的示例。

参照图5，缓冲器400a可响应于第一电源电压vcc1的第一使能信号en1，放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出(在510的情况下)。

缓冲器400a可响应于第二电源电压vcc2的第二使能信号en2，放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出(在520的情况下)。

因此，缓冲器400a可在第一电源电压vcc1或第二电源电压vcc2下操作。

图6是示出根据本公开的实施方式的缓冲器400a的配置的框图。图7是示出根据本公开的实施方式的缓冲器400a的配置的电路图。

参照图6，缓冲器400a可包括电流镜电路410和差分对420。

电流镜电路410可用作响应于第一电源电压vcc1(例如，1.2v)的第一使能信号en1而形成的第一电流镜，或者用作响应于第二电源电压vcc2(例如，1.8v)的第二使能信号en2而形成的第二电流镜。

差分对420可联接到电流镜电路410并与第一电流镜或第二电流镜形成电流路径。差分对420可放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出。

缓冲器400a还可包括拖尾电流生成单元430。拖尾电流生成单元430可从由电流镜电路410和差分对420形成的电流路径生成拖尾电流。换言之，拖尾电流生成单元430可从由电流镜电路410和差分对420形成的电流路径灌入电流。

参照图7，差分对420可包括第一差分晶体管mnin12b和第二差分晶体管mnin12。第一差分晶体管mnin12b可包括联接到电流镜电路410的第一端子、被联接以接收基准电压vref的第二端子以及通过拖尾电流生成单元430联接到接地端子vssi的第三端子。第二差分晶体管mnin12可包括联接到电流镜电路410和输出端子的第一端子、联接到输入端子dq的第二端子以及通过拖尾电流生成单元430联接到接地端子vssi的第三端子。在各种实施方式中，第一差分晶体管mnin12b和第二差分晶体管mnin12中的每一个可以是在第一电源电压vcc1下操作的n沟道金属氧化物半导体(mos)或nmos场效应晶体管(fet)。

电流镜电路410可包括第一镜像晶体管maln12b、第二镜像晶体管maln18b和第三镜像晶体管maln12。第一镜像晶体管maln12b可包括联接到第一电源电压vcc1的电源电压端子vccd的第一端子以及选择性地联接到第一差分晶体管mnin12b的第一端子的第二端子和第三端子。第二镜像晶体管maln18b可包括联接到第二电源电压vcc2的电源电压端子vccd的第一端子以及选择性地联接到第一差分晶体管mnin12b的第一端子的第二端子和第三端子。第三镜像晶体管maln12可包括联接到第一电源电压vcc1的电源电压端子vccd的第一端子、联接到第一差分晶体管mnin12b的第一端子的第二端子以及联接到第二差分晶体管mnin18b的第一端子和输出端子的第三端子。

在各种实施方式中，第一镜像晶体管maln12b可以是在第一电源电压vcc1下操作的p沟道mos或pmosfet。第二镜像晶体管maln18b可以是在第二电源电压vcc2下操作的p沟道mos或pmosfet。第三镜像晶体管maln12可以是在第一电源电压vcc1下操作的n沟道mos或nmosfet。

电流镜电路410还可包括第一通过门或转移晶体管t1以及第二通过门t2。第一通过门t1可响应于第一电源电压vcc1的第一使能信号en1而开关，因此将第一镜像晶体管maln12b的第二端子和第三端子与第一差分晶体管mnin12b的第一端子联接。第二通过门t2可响应于第二电源电压vcc2的第二使能信号en2而开关，因此将第二镜像晶体管maln18b的第二端子和第三端子与第一差分晶体管mnin12b的第一端子联接。

因此，当第一通过门t1接通时，第一镜像晶体管maln12b和第三镜像晶体管maln12可形成第一电流镜电路。另一方面，当第二通过门t2接通时，第二镜像晶体管maln18b和第三镜像晶体管maln12可形成第二电流镜电路。换言之，第一通过门t1操作以使得在第一基准电压vcc1下操作的第一镜像晶体管maln12b联接到接收基准电压的节点(即，联接到差分对420的第一差分晶体管mnin12b)。另一方面，第二通过门t2操作以使得在第二基准电压vcc2下操作的第二镜像晶体管maln18b联接到接收基准电压的节点(即，联接到差分对420的第一差分晶体管mnin12b)。

拖尾电流生成单元430可包括第一拖尾晶体管mncs12和第二拖尾晶体管mncs18。

第一拖尾晶体管mncs12可包括联接到差分对420的第一端子、被联接以接收第一电源电压vcc1的第一使能信号en1的第二端子以及联接到接地端子vssi的第三端子。第二拖尾晶体管mncs18可包括联接到差分对420的第一端子、被联接以接收第二电源电压vcc2的第二使能信号en2的第二端子以及联接到接地端子vssi的第三端子。第一拖尾晶体管mncs12可响应于第一使能信号en1而导通，第二拖尾晶体管mncs18可响应于第二使能信号en2而导通。

在各种实施方式中，第一拖尾晶体管mncs12可以是在第一电源电压vcc1下操作的n沟道mos或nmosfet，第二拖尾晶体管mncs18可以是在第二电源电压vcc2下操作的n沟道mos或nmosfet。

图8a和图8b是分别示出根据本公开的实施方式的缓冲器(例如，图7所示的缓冲器400a)在第一电源电压vcc1和第二电源电压vcc2下操作的示例的图。

参照图8a，响应于第一电源电压vcc1的第一使能信号en1，第一镜像晶体管maln12b和第一拖尾晶体管mncs12可导通，并且第一通过门t1可接通，以使得第一电源电压vcc1可被提供给第一差分晶体管mnin12b(用于接收差分对420的基准电压的节点)。由此，包括第一镜像晶体管maln12b和第三镜像晶体管maln12的第一电流镜可形成电流镜电路410，并且包括第一拖尾晶体管mncs12的第一拖尾电流生成单元可形成拖尾电流生成单元430。所形成的电流镜电路410和拖尾电流生成单元430可联接到差分对420的晶体管mnin12b和mnin12，因此将缓冲器400a形成为第一缓冲器。缓冲器400a的差分对420可放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出。

参照图8b，响应于第二电源电压vcc2的第二使能信号en2，第二镜像晶体管maln18b和第二拖尾晶体管mncs18可导通，并且第二通过门t2可接通，以使得第二电源电压vcc2可被提供给第一差分晶体管mnin12b(用于接收差分对420的基准电压的节点)。由此，包括第二镜像晶体管maln18b和第三镜像晶体管maln12的第二电流镜可形成电流镜电路410，并且包括第二拖尾晶体管mncs18的第二拖尾电流生成单元可形成拖尾电流生成单元430。所形成的电流镜电路410和拖尾电流生成单元430可联接到差分对420的晶体管mnin12b和mnin12，因此将缓冲器400a形成为第二缓冲器。缓冲器400a的差分对420可放大与基准电压vref和通过输入端子dq接收的输入数据二者之差对应的差分信号，并且将所放大的差分信号作为缓冲器输出信号buffer_out输出。

在各种实施方式中，第一电源电压vcc1的第一使能信号和第二电源电压vcc2的第二使能信号en2可被交替地提供给缓冲器400a。例如，当第一使能信号en1具有“高(h)”逻辑电平时，第二使能信号en2可具有“低(l)”逻辑电平，由此缓冲器400a可用作第一缓冲器。例如，当第二使能信号en2具有“高(h)”逻辑电平时，第一使能信号en1可具有“低(l)”逻辑电平，由此缓冲器400a可用作第二缓冲器。因此，单个缓冲器400a可响应于第一使能信号en1作为在第一电源电压vcc1下操作的第一缓冲器，或者响应于第二使能信号en2作为在第二电源电压vcc2下操作的第二缓冲器。换言之，单个缓冲器400a可支持两种类型的电源电压vcc1和vcc2。

如上所述，根据本公开的实施方式，可具体实现包括能够支持多个电源电压的单个缓冲器的组合电路，以使得对应电源电压可被选择性地提供给差分对的基准电压接收节点。这样，单个缓冲器可支持多个电源电压，使得对应电源电压被施加到差分对的基准电压接收节点。因此，各个缓冲器所需的组件的数量可减少。此外，用于仅选择缓冲器的一个输出的组件可被省略。

尽管出于例示目的描述了各种实施方式，对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求书中所限定的本公开的精神和范围的情况下，可进行各种改变和修改。

相关申请的交叉引用

本申请要求2017年6月29日提交的名称为“基准节点选择rx缓冲器(referencenodeselectedrxbuffer)”的美国临时专利申请no.62/526,691和2017年12月19日提交的名称为“缓冲器电路和包括该缓冲器电路的装置(buffercircuitanddeviceincludingthesame)”的美国非临时专利申请no.15/847,523的优先权，其整体通过引用并入本文。