存储装置的控制方法与流程

本申请享有以日本专利申请2017-173233号(申请日：2017年9月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

本发明的实施方式涉及一种存储装置的控制方法。

背景技术：

正在推进包含三维配置的存储单元的存储装置的开发。例如，nand(notand，与非)型存储装置具有三维构造的存储单元阵列，该三维构造的存储单元阵列包含积层有多个的电极层、及在积层方向贯穿这些电极层的通道层。对多个电极层分别赋予不同的电位，存储单元阵列通过电极层与通道层之间的电位差来驱动。为了增大这种构成的存储单元阵列的集成度，有效的方法是：使电极层薄层化而增大它的积层数、以及使将电极层间电绝缘的层间绝缘膜薄层化。然而，电极层的薄层化会使它的电阻增大，层间绝缘膜的薄层化会使电极间的寄生电容增大。因此，存在如下情况：存储单元阵列内的晶体管动作产生延迟，而使存储单元误动作。

技术实现要素：

实施方式提供一种防止存储单元的误动作的存储装置的控制方法。

实施方式的存储装置具备沿第1方向积层而成的电极层、以及在所述第1方向贯穿所述电极层的通道层，所述电极层包含第1电极层、积层在所述第1电极层之上的第2电极层、以及积层在所述第2电极层之上的第3电极层。所述存储装置还具备电路，该电路对所述第1电极层供给第1电位、对所述第2电极层供给第2电位、对所述第3电极层供给第3电位，且所述存储装置在所述通道层与所述第1电极层交叉的部分分别具有存储单元。将数据写入到所述存储单元的动作包括：第1步骤，对所述第2电极层供给第2电位；第2步骤，在所述第1步骤的开始时间点或所述第1步骤的开始时间点之后，对所述第3电极层供给第3电位；以及第3步骤，在所述第2电极层保持为所述第2电位的条件下，在所述第2步骤的开始时间点之后，对所述第1电极层供给第1电位。

附图说明

图1是示意性地表示实施方式的存储装置的立体图。

图2(a)及图2(b)是表示实施方式的存储装置的示意图。

图3是表示实施方式的存储装置的动作的时序图。

图4是表示第1比较例的存储装置的动作的时序图。

图5是表示实施方式的第1变化例的存储装置的动作的时序图。

图6是表示实施方式的第2变化例的存储装置的示意剖视图。

图7是表示实施方式的第2变化例的存储装置的动作的时序图。

图8(a)及图8(b)是表示第2比较例的存储装置的构成的剖视图及表示其动作的时序图。

图9是表示实施方式的第3变化例的存储装置的动作的时序图。

具体实施方式

以下，一边参照附图一边对实施方式进行说明。对附图中的相同部分附注相同符号，并适当省略其详细说明，而对不同的部分进行说明。此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。另外，即使在表示相同部分的情况下，也有根据附图而将相互的尺寸或比率差别表示的情况。

进而，使用各图中所示的x轴、y轴及z轴对各部分的配置及构成进行说明。x轴、y轴、z轴相互正交，且分别表示x方向、y方向、z方向。另外，有时将z方向设为上方并将它的相反方向设为下方而进行说明。

图1是示意性地表示实施方式的存储装置1的存储单元阵列mca的立体图。存储装置1例如是nand型非易失性存储装置，且包含三维配置的存储单元。

如图1所示，存储装置1具备导电层(以下称为源极层10)、选择栅极sgs、字线wl、及选择栅极sgd。选择栅极sgs介隔层间绝缘膜20而积层在源极层10之上。字线wl介隔层间绝缘膜20而积层在选择栅极sgs之上。选择栅极sgd介隔层间绝缘膜20而积层在字线wl之上。选择栅极sgs、字线wl及选择栅极sgd分别具有平面延伸区域。

选择栅极sgd例如由绝缘层30分断。绝缘层30设置在字线wl的上方，且沿着y方向延伸。因此，在字线wl上并排配置选择栅极sgda及选择栅极sgdb。选择栅极sgda及sgdb例如分别包含多个选择栅极sgd。

源极层10例如是设置在硅衬底(未图示)的p型阱。另外，源极层10也可以是介隔层间绝缘膜(未图示)而设置在硅衬底(未图示)上的多晶硅层或金属层。选择栅极sgs、字线wl、选择栅极sgd例如是含有钨(w)的金属层。层间绝缘膜20及绝缘层30例如是含有氧化硅的绝缘体。

存储装置1还具备多个柱状体cl。柱状体cl贯穿选择栅极sgs、字线wl及选择栅极sgd，且沿着它们的积层方向即z方向延伸。存储装置1还具备设置在选择栅极sgd的上方的多条位线bl、以及源极线sl。

柱状体cl分别经由接触插塞v1而电连接于位线bl。例如，共用选择栅极sgda的柱状体cl中的1个与共用选择栅极sgdb的柱状体cl中的1个电连接于1条位线bl。源极线sl经由源极接点li而电连接于源极层10。源极接点li例如是沿着选择栅极sgs、字线wl及选择栅极sgd各自的侧面在y方向及z方向延伸的平板状的导电体。

此外，在图1中，为了表示存储装置1的构造，省略了设置在源极接点li与字线wl、选择栅极sgs及sgd之间的绝缘层23、及设置在选择栅极sgd与位线bl之间的层间绝缘膜25(参照图6)。

图2(a)及2(b)是表示实施方式的存储装置1的示意图。图2(a)是表示存储装置1的构成的框图。图2(b)是表示沿着x-z平面的截面的一部分的示意图。

如图2(a)所示，存储装置1包含存储单元阵列mca、读出放大器sa、行解码器rd以及控制部cu。读出放大器sa经由位线bl而电连接于存储单元阵列mca。行解码器rd经由栅极配线gl而电连接于存储单元阵列。控制部cu经由读出放大器sa及行解码器rd而控制存储单元阵列mca的动作。

读出放大器sa、行解码器rd及控制部cu例如包含于配置在存储单元阵列mca的周边的电路中。另外，读出放大器sa、行解码器rd及控制部cu无须作为彼此分离的区域而配置在电路内，只要电路整体包含各自的功能即可。

如图2(b)所示，多个电极层介隔层间绝缘膜20而积层在源极层10之上。多个电极层经由栅极配线gl而电连接于行解码器rd。多个电极层例如通过从行解码器分别供给的电位，而作为选择栅极sgs、字线wl及选择栅极sgd发挥功能。在该例子中，电极层从源极层10侧起包含选择栅极sgsb、sgs、字线wlds0、wlds1、wl、wld1、wld0以及选择栅极sgd。字线wlds0、wlds1、wld1以及wld0是所谓虚设字线。

柱状体cl在z方向贯穿电极层，且例如具有半导体层40、绝缘层50、以及绝缘性芯60。绝缘性芯60在柱状体cl的内部沿z方向延伸。半导体层40以包围绝缘性芯60的侧面的方式设置，且沿着绝缘性芯60在z方向延伸。绝缘层50在电极层与半导体层40之间沿z方向延伸。绝缘层50以包围半导体层40的侧面的方式设置。

存储装置1例如包含设置在源极层10与柱状体cl之间的半导体通道70。半导体通道70在z方向贯穿选择栅极sgsb，且将源极层10与半导体层40电连接。另外，源极接点li将电极层分断，且连接于源极层10。在源极接点li与电极层之间设置绝缘层23，而将两者电分离。

在存储装置1中，在半导体层40贯穿字线wl的部分分别设置存储单元mc。在绝缘层50中，位于半导体层40与各字线wl之间的部分作为存储单元mc的电荷保持层发挥功能。半导体层40作为被多个存储单元mc所共用的通道发挥功能，各字线wl作为存储单元mc的控制栅极发挥功能。

绝缘层50例如具有在从字线wl朝向半导体层40的方向积层第1氧化硅膜、氮化硅膜及第2氧化硅膜而成的ono构造，且通过字线wl与半导体层40的电位差来保持从半导体层40注入的电荷，另外，向半导体层40释放所述电荷。

另外，在半导体层40及半导体通道70贯穿多个选择栅极sgs的部分，设置选择晶体管sts。另外，在半导体层40贯穿多个选择栅极sgd的部分设置选择晶体管std。半导体层40也作为选择晶体管std、sts的通道发挥功能，选择栅极sgs及sgd分别作为选择晶体管std、sts的栅极电极发挥功能。位于半导体层40与选择栅极sgs之间及半导体层40与选择栅极sgd之间的绝缘层50的一部分作为栅极绝缘膜发挥功能。另外，在选择栅极sgsb与半导体通道70之间设置未图示的栅极绝缘膜。

图3是表示实施方式的存储装置1的动作的时序图。例如，从行解码器rd对字线wl、wld0、wld1、选择栅极sgda及sgdb供给特定的电位。以下，设为对字线wl、wld1供给第1电位v1，对字线wld0供给第2电位v2，对选择栅极sgda供给第3电位v3，对选择栅极sgdb供给第4电位v4而进行说明。

在图3所示的例子中，在时间t0～t6期间对存储单元mc进行数据写入。以下，参照图3，说明向存储单元mc写入数据的顺序。

供写入数据的存储单元mc例如配置在贯穿选择栅极sgda的半导体层40。在以下说明中，将选择栅极sgda设为sgdsel，将除此以外的漏极侧选择栅极、例如选择栅极sgdb设为sgdusel。另外，将包含选择栅极sgdsel的选择晶体管设为stdsel，将包含选择栅极sgdusel的选择晶体管设为stdusel。进而，将连接于为了写入数据而选择的存储单元mc的字线wl设为wlsel，将除此以外的字线wl设为wlusel而进行说明。

首先，在时间t1对字线wld0供给第2电位v2。第2电位v2连续施加至时间t6为止。

接着，在时间t2，对选择栅极sgdsel及sgdusel分别供给第3电位v3及第4电位v4。由此，选择晶体管stdsel及选择晶体管stdusel均成为接通状态。此处，连接于为了写入数据而选择的存储单元mc的通道层(半导体层40)的位线bl(编程)的电位为0v，对连接于只被非选择的存储单元mc共用的通道层(半导体层40)的位线bl(禁止)供给0.2v的电位。

其次，在时间t3，停止对选择栅极sgdsel及sgdusel供给第3电位v3及第4电位v4。由此，第3电位v3及第4电位v4降低，而选择晶体管stdsel及stdusel成为断开状态。这样一来，在时间t2～t3期间，选择栅极sgdsel及sgdusel成为接通状态，因此，从半导体层40排出载流子。由此，在使选择晶体管stdusel及sts断开的状态下，容易使半导体层40的电位升高。

接着，在时间t4，对包含所选择的存储单元mc的半导体层40所贯穿的字线wl、wld1供给第1电位v1。此时，第1电位v1例如是使存储单元晶体管接通的电位vpass。同时，也对选择栅极sgdsel供给电位v3'，而使选择晶体管stdsel接通。电位v3'低于电位v3，例如为0.2v。

其次，在时间t5，使连接于所选择的存储单元mc的字线wlsel的电位上升至电位v1'。电位v1'例如是编程电压vpg。例如，可通过对所选择的存储单元mc的电荷保持层注入载流子而写入数据。电位v1'例如被施加至时间t6为止。

在时间t1～t6对选择栅极sgs供给例如0.2v的电位。因此，选择晶体管sts处于断开状态。在时间t4～t6，选择晶体管stdusel成为断开状态。因此，贯穿选择栅极sgdusel的半导体层40成为漂游电位。另外，即使是贯穿选择栅极sgdsel的半导体层40，连接于位线bl(禁止)的半导体层40的电位也成为0.2v。因此，选择栅极sgdsel的第3电位v3'与半导体层40之间的电位差变小，连接于位线bl(禁止)的选择晶体管stdsel成为断开状态。结果，连接于位线bl(禁止)的半导体层40成为漂游电位。因此，除作为所选择的存储单元mc的通道层发挥功能的半导体层40以外的半导体层40成为漂游电位，例如，它的电位追随供给至字线wl的电位而升高。因此，即使对字线wl供给编程电压vpg，字线wl与半导体层40之间的电位差也变小，而不会将数据写入至非选择的存储单元mc。

图4是表示第1比较例的存储装置的动作的时序图。在该例子中，在时间t4，对字线wld0供给第2电位v2。也就是说，与对其它字线wl供给的第1电位v1同步地供给第2电压v2。字线wld0是最接近选择栅极sgd的字线wl，且在字线wld0与选择栅极sgd之间介置寄生电容cds(参照图2(b))。因此，伴随着字线wld0的电位变化产生的感应电位vf被选择栅极sgd感应。

例如，从行解码器rd供给至选择栅极sgd的第3电位v3及第4电位v4从选择栅极sgd之端的引出部供给。因此，在位于远离选择栅极sgd的端部的部位的选择晶体管std，它的响应因选择栅极sgd的寄生电阻而延迟，而产生像图4中所示的电位ve那样的延迟波形。在这种情况下，时间t4时的选择栅极sgdusel的电位如果未充分地降低，进而重叠有感应电位vf，那么应该处于断开状态的选择晶体管stdusel成为接通状态。因此，存在如下情况：作为选择晶体管stdusel的通道层发挥功能的半导体层40未成为漂游电位，而将数据写入至非选择的存储单元mc。另外，存在如下情况：通道层(半导体层40)连接于位线bl(禁止)的选择晶体管stdsel也成为接通状态，而将数据写入至非选择的存储单元mc。

相对于此，在本实施方式中，在时间t1对字线wld0供给第2电位v2，并保持至时间t6。由此，屏蔽字线wl的电位变动，而感应电位vf不会被选择栅极sgd感应。因此，能够抑制选择晶体管std的误动作，从而能够防止向存储单元mc的数据的误写入。

此外，图3所示的时序图是例示，并不限定于此。例如，向字线wld0供给的第2电位v2也可与向选择栅极sgd供给的第3电压v3及第4电压v4同时供给。另外，优选第2电位v2在第3电压v3及第4电压v4下降的时间t3之前向字线wld0供给。进而，也可以同样对字线wld1供给第2电位v2，而强化相对于字线wl的电位变动的选择栅极sgd的屏蔽。

图5是表示实施方式的第1变化例的存储装置1的动作的时序图。在该例子中，对字线wld0供给与第3电位v3及第4电位v4同步的第2电位v2。也就是说，对于字线wld0，在时间t2供给第2电位v2，在时间t3，第2电位v2下降，并降低至低于电位v2的电位v2'。

第3电位v3及第4电位v4在时间t2供给至选择栅极sgd，且在时间t3停止它们的供给。通过经由字线wld0与选择栅极sgd之间的寄生电容cds产生的感应效应，例如，第3电位v3及第4电位v4追随第2电位v2的变化而变化。由此，可提高选择晶体管std的响应速度。由此，可降低选择栅极sgd的寄生电阻对位于远离选择栅极sgd的电位供给端的部位的选择晶体管std的影响。

图6是表示实施方式的第2变化例的存储装置2的示意剖视图。在图6所示的存储装置2中，在选择栅极sgd的最上层之上设置选择栅极sgdt。例如，对积层在字线wl之上的多个选择栅极sgd，从行解码器rd供给共通的电位。相对于此，对选择栅极sgdt供给与选择栅极sgd的电位不同的第5电位v5。

图7是表示存储装置2的动作的时序图。对于选择栅极sgdt，例如在时间t1供给第5电位v5，并保持至时间t6。也就是说，第5电位v5例如与向字线wld0供给的第2电位v2同步地供给。

图8(a)是表示第2比较例的存储装置的构成的剖视图。如图8(a)所示，在该例子中，未设置选择栅极sgdt，而在选择栅极sgd的最上层与位线bl之间介置寄生电容cbs。

图8(b)是表示第2比较例的存储装置的动作的时序图。例如，设为选择栅极sgd是选择栅极sgdsel，位线bl是连接于只被非选择的存储单元mc共用的通道层(半导体层40)的位线bl(禁止)。

对于选择栅极sgdsel，在时间t2供给第3电位v3，且在时间t3所述第3电位v3下降。进而，在时间t4供给第3电位v3'。

另一方面，对位线bl(禁止)供给电位vbl(例如0.2v)。例如，存在优选停止向位线bl(禁止)供给电位vbl而将位线bl(禁止)设为漂游电位的情况。然而，如果在第3电位v3刚下降后的时间t3'停止电位vbl的供给，那么位线bl(禁止)的电位会经由寄生电容cbs追随选择栅极sgdsel的电位而降低。因此，位线bl(禁止)的电位从vbl降低，结果，连接于位线bl(禁止)的半导体层40与选择栅极sgdsel之间的电位差变大。由此，选择晶体管std成为接通状态，而存在误将数据写入至共用连接于位线bl(禁止)的半导体层40的非选择的存储单元mc。

相对于此，在存储装置2中，通过设置选择栅极sgdt，可将位线bl从选择栅极sgd屏蔽而防止对存储单元mc的误写入。对选择栅极sgdt供给第5电位v5的时间并不限定于图7所示的例子，例如，也可在时间t2与第3电位v3同步地供给。另外，优选第5电位v5在第3电位v3下降的时间t3之前供给。

图9是表示实施方式的第3变化例的存储装置1的动作的时序图。在该例子中，对位于选择栅极sgs与字线wl之间的字线wls0(参照图2(b))，从行解码器rd供给第7电位v7。此时，对选择栅极sgs供给第6电位v6。第6电位v6例如为0v，选择晶体管sts处于断开状态。另外，在字线wls0与选择栅极sgs之间介置寄生电容css(参照图2(b))。

如图9所示，第7电位v7在时间t1被供给，并保持至时间t6。由此，可相对于字线wl的电位变化而将选择栅极sgs屏蔽，从而防止选择晶体管sts的误动作。也就是说，可抑制因字线wl的电位变化而感应的选择栅极sgs的电位变动，从而防止选择晶体管sts接通。

将第7电位v7供给至字线wls0的时间并不限定于图9的例子，例如，也可以是时间t2。优选在对字线wl供给第1电位v1的时间t4之前供给。另外，也可以同样对位于字线wls0与字线wl之间的字线wls1供给第7电位v7，而强化选择栅极sgs的屏蔽。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它多种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1、2存储装置

10源极层

20、25层间绝缘膜

23、30、50绝缘层

40半导体层

60绝缘性芯

70半导体通道

bl位线

cbs、cds、css寄生电容

cl柱状体

cu控制部

gl栅极配线

li源极接点

mc存储单元

mca存储单元阵列

rd行解码器

sa读出放大器

sgd、sgda、sgdb、sgdt、sgs、sgsb选择栅极

sl源极线

std、sts选择晶体管

v1接触插塞

wl、wld0、wld1、wls0、wls1字线