本申请要求享有2017年4月12日提交的法国申请No.1753213的优先权，该申请在此通过引用的方式并入本文。
技术领域
一些实施例和实施方式的模式涉及集成电路，并且一些特定实施例涉及使用错误纠正码的非易失性存储器。
背景技术：
使用错误纠正码的非易失性存储器可以例如是快闪NOR、快闪NAND、或EEPROM(电可擦除和可编程)存储器。
非易失性存储器通常包括存储器层面(memory plane)，其以矩阵方式设置成行和列。存储器单元(或存储器位置)分组为存储器字，并能够以非易失性方式通过在浮栅晶体管的浮栅中电荷保留而存储数字数据(另外称作位)。
由Fowler-Nordheim效应在浮栅中注入和抽取电荷使其能够擦除并电编程存储器单元。
在EEPROM存储器中，存储器字常常包括字节。在EEPROM存储器中，存储器字常常包括字节。在使用错误纠正码的方案中，例如对于高密度EEPROM存储器，存储器字可以包括数个字节(通常四个)以及一连串奇偶校验位。诸如Hamming码之类的错误纠正码使其能够计算奇偶校验位，并在存储器字的字节或奇偶校验位之中纠正可能的错误。
在该存储器单元中写入数字数据通常包括擦除步骤接着编程一个且相同存储器字的所有存储器单元的步骤，或者有时仅有擦除或编程步骤，作为待写入数据的函数。
EEPROM类型的存储器因此具有存储器字的大小的内部粒度，但是通常接受其粒度为一个单个字节的命令，以便于满足使用需求。术语粒度指示所保存的数字数据的最小物质上可访问的单元。
因此，一旦命令将要写入小于存储器内部粒度的大小，需要采用存储在存储器层面中的旧数据重组(recompose)待写入的数据，以便于在实施写入至少一整个存储器字的循环之前对应于内部粒度。该重组包括考虑待写入的新数据以及对应存储器字的被存储在存储器层面中的旧数据，并且要求读取操作。
总体而言，EEPROM类型的存储器可以在单个写入周期中写入几乎整个页面，取决于存储器大小而包括许多字节。例如，在16Kbit存储器中，页面占16个字节并且能够在周期中写入从1至16字节，并且在4Mbit存储器中，页面占512字节并且能够在周期中从1写至512字节。
图1表示在EEPROM类型存储器的通常写入期间实施的步骤。
初步步骤99对应于内部变量的初始化(I:＝0,Rdmem:＝0)以及所有控制栅极锁存器CGL的重新初始化。
步骤101对应于写入命令的接收的开始并且包括待写入的第一字节DNi(i＝0)的接收。
在字节NDi的接收期间(也即对于八个时钟滴答的持续时间)，对称地实施数据重组的步骤200。该步骤200对应于读取存储在存储器层面中的旧数据，它们可能的校正，以及它们加载至中间寄存器ECCRG中。
更确切地，并且如图2所示，重组数据的步骤200包括201读取存储器字，其中新数据NDi旨在写入其中。如果重新初始化了对应的控制栅极锁存器CGL，则基于存储器层面完成了该读取201，否则如果初始化了对应的控制栅极锁存器CGL(参见步骤105)，则基于位线锁存器BLL。(“重组”和“初始化”通常由相应数据“复位”和“置位”标记，在此对分别应于逻辑代码例如“0”和“1”。数据读数被载入寄存器ECCRG中。
借由Hamming代码类型的机构来实施可能错误的纠正202。因此，读取并可能纠正的数据OD此后被载入203至中间寄存器ECCRG中。
该中间寄存器ECCRG用作用于错误纠正逻辑的输出存储级，以及用于位线锁存的输入端。
中间寄存器ECCRG的架构类似于存储器字架构，也即其包括例如设计用于接收数据和一连串奇偶校验位的4个字节。
在完成了接收字节NDi之后(也即在八个时钟过去之后)，在接着的步骤102中，通过重写寄存器ECCRG的四个字节OD的一个而将新字节NDi加载至中间寄存器ECCRG中。
随后在步骤103中实施新奇偶校验位NP的计算，其对应于旧数据OD和新字节NDi的组合。
接下的步骤104由采用加载在中间寄存器ECCRG中的数据加载位线锁存器BLL。
步骤104接着是步骤105，控制栅极锁存器CGL的初始化，表示对应的存储器字的位线锁存器BLL的已加载或未加载状态。当存储器字的控制栅极锁存器被初始化时，该存储器字的下一个读数在位线锁存器而非在存储器层面中进行。
这些步骤104、105形成了写入周期110的初期阶段的一部分，在此过程中高电压脉冲应用于存储器单元以便于擦数它们和/或根据位线锁存器中所包含的数据对它们编程。
执行了接收106的末端的测试，并且只要最后的字节尚未收到并且尚未加载至对应的位线锁存器中，则使用以下连续步骤(107,108)重复步骤101至106以及200。
当已经接收、处理了所有待写入的字节并加载至位线锁存器中时，则对于位线锁存器中加载的所有数据在共同阶段实时了在存储器层面110中写入的周期。
该类型常规实施方式展现了在能源方面非常昂贵的主要缺点。
的确，该类型实施方式包括对于每个待写入字节无条件读取操作。这引入了不可忽略的能耗。
的确，大多数能耗源自读取操作，每个对于2个时钟周期的典型持续时间吸取1.5mA量级的电流(也即在400kHz的5μs)。
因此，对于256字节的写入，实施了256次读取操作、256次错误纠正和256次计算奇偶校验位。这对应于对于1.3ms的总计持续时间消耗了1.5mA量级的电流。
该能量消耗与在存储器层面中写入循环期间花费的能量幅度量级相同。
技术实现要素：
本发明的实施例可以限制以上所讨论的电流消耗。
就此而言，提出了一种在非易失性存储器的存储器层面中根据第一粒度写入的方法。存储器层面被布置为存储器字，每个存储器字被设计用于存储多于一个字节数据，并且存储器被配置用于根据大于第一粒度的第二粒度而访问存储器层面。写入的方法包括：在存在在存储器层面中在已经包含了旧字节的至少一个目的地存储器字中待写入新字节的字串的情形下，对于每个目的地存储器字的验证，而不论是否必须均采用新字节替代该目的地存储器字的旧字节。如果并非必须采用新字节替代至少一个旧字节，则读取不必被替代的每个旧字节并加载至存储了新字节和至少一个旧字节的中间寄存器中，由此形成了目的地存储器字的新内容。如果必须采用新字节替代该目的地存储器字的所有旧字节。如果必须采用新字节替代该目的地存储器字的旧字节，则新字节被加载至中间寄存器中以形成目的地存储器字的新内容，并未进行读取该目的地存储器字的旧字节的任何预先操作。随后可以在每个目的地存储器字的新内容的存储器层面中执行写入的循环。
术语“第一粒度”在此对应于用户可以在写入存储器中调度的最小数据单位，也被称作“用户粒度”或“客户端粒度”。术语“第二粒度”在此对应于非易失性存储器能够考虑其设计而写入存储器层面中的最小数据单位，也被称作“物理粒度”或“内部粒度”。
例如，第一粒度可以是一个字节，并且第二粒度可以是一个存储器字。存储器字包括例如四个字节。
因此，在写入操作期间，存储器可能必须读取存储器字的旧数据，以便于重写它们，在其中待写入的新字节的字串并未对应于至少一个完整存储器字(另外陈述为存储器的物理粒度)的情形中。
在常规操作中，系统地执行旧数据的该读取，而在根据该方面的方法中，仅当需要时(当重写这些相同旧字节时或当计算新奇偶校验位时)，也即当目的地存储器字的旧字节不必采用新字节替换时，在新字节的写入期间实施读取旧字节的操作。
验证可以有利地包括识别在对应的目的地存储器字中待写入的第一个新字节的相应位置以及在对应目的地存储器字中待写入的最后一个新字节的相应位置，位置分别同等于分配至对应的目的地存储器字的第一字节以及分配至对应的目的地存储器字的最后一个字节的位置，这暗示必须采用新字节替换所有该目的地存储器字的旧字节。
该实施方式的模式使其可以以简单和有效方式验证是否必须采用新字节替换目的地存储器字的旧字节。
有利的，第一新字节的位置的识别包括在第一新字节的位置的地址的最后两个低阶位的值、与值0-0之间的逻辑测试，这意味该第一新字节的位置的这些值之间的均等性对应于被分配至对应的目的地存储器字的第一字节，并且最后一个新字节的位置的识别包括在最后新字节的位置的地址的最后两位的值与值1-1之间的逻辑测试，这意味该最后新字节的位置的这些值之间的均等性对应于被分配至对应的目的地存储器字的最后字节。
该实施方式的模式适用于包括四个字节的数据的存储器字架构，存储器层面的任意存储器字的第一字节和最后一个字节的地址的最后两位值总是分别为0-0和1-1。
根据其中一连串奇偶校验位与存储器层面的每个存储器字相关联的实施方式的一个模式，目的地存储器字的新内容加载至中间寄存器中均包括：与每个目的地存储器字的该新内容相关联并基于此而分别计算新奇偶校验位。
有利的，基于新字节、以及如果合适基于之前加载在中间寄存器中的旧字节，实施新奇偶校验位的计算。
有利的，读取至少一个旧字节的操作包括纠正在至少一个旧字节中存在的可能错误。
实际上，根据该方面的方法使其能够当存储器的内部粒度大于用户粒度、特别是存在错误纠正代码机构时节省读取能量。
根据实施方式的一个模式，写入周期包括加载在中间寄存器中所加载的字节，以及如果合适的话则加载新奇偶校验位，并且在位线锁存器中加载的数据的存储器层面中写入。
根据另一方面，一种非易失性存储器器件包括用于根据第一粒度接收待写入数据的输入端，被布置为均旨在用于在存储器位置中存储多于一个数据字节的存储器字的存储器层面。装置也包括读取电路和写入电路，其被配置用于根据大于第一粒度的第二粒度分别在存储器层面中执行读取操作和写入循环。控制器被配置用于在已经包含了旧字节的至少一个目的地存储器字中在存储器层面中存在待写入的新字节的字串的情形中，对于每个目的地存储器字验证是否采用新字节替换所有该目的地存储器字的旧字节。如果至少一个旧字节不必采用新字节替换，则控制器将命令读取电路执行读取不必被替换的每个旧字节的操作并且将命令加载至每个新字节和至少一个旧字节的中间寄存器中，由此形成了目的地存储器字的新内容。如果该目的地存储器字的旧字节必须全部采用新字节替换，则控制器将命令加载至每个新字节的中间寄存器中，从而形成了目的地存储器字的新内容而并未命令读取该目的地存储器字的旧字节的之前操作。控制器也将命令写入电路以执行每个目的地存储器字的新内容的写入循环。
例如，第一粒度可以是一个字节，并且第二粒度可以是一个存储器字。存储器字包括例如四个字节。
根据一个实施例，控制器被配置用于在验证期间识别在对应目的地存储器字中待写入的第一新字节以及对应目的地存储器字中待写入的最后一个新字节的相应位置，位置分别等同于分配至对应目的地存储器字的第一字节以及分配至对应目的地存储器字的最后字节的位置，其暗示该目的地存储器字的旧字节必须均采用新字节替换。
有利地，控制器被配置用于执行在第一新字节的位置的地址的最后两位的值与值0-0之间的逻辑测试，意味对应于被分配至对应的目的地存储器字的第一字节的值均等性的该第一新字节的位置的这些值之间的均等性，以及执行在最后新字节的位置的地址的最后两位的值与值1-1之间的逻辑测试，意味对应于被分配至对应目的地存储器字的最后字节的值之间的均等性的该最后新字节的位置的这些值之间的均等性。
根据一个实施例，其中存储器层面包括旨在用于存储与每个存储器字相关联的一连串奇偶校验位的存储器位置，装置包括错误纠正电路，该错误纠正电路被配置用于计算与每个目的地存储器字的该新内容相关联并基于每个目的地存储器字的该新内容的新奇偶校验位。
根据一个实施例，读取电路被配置用于执行读取操作，读取操作包括在存储器层面和用于纠正存储器字读数中存在的可能错误的错误纠正电路中的读取。
根据一个实施例，控制器被配置用于进一步命令读取电路、写入电路以及如果合适的话错误纠正电路，在接收了待写入的新字节的字串的最后一个字节之后。
根据一个实施例，写入电路被配置用于在写入周期期间，加载在中间寄存器中所加载的每个目的地存储器字的新内容，以及如果合适的，加载位线锁存器中的新奇偶校验位，并且在存储器层面中写入位线锁存器中所加载的数据。
装置有利地以集成方式例如具体化在芯片上系统内。
进一步提出了一种电子设备，诸如助听装置或移动电话，包括诸如以上所限定的装置或芯片上系统。
附图说明
审阅了完全非限定性实施例以及实施方式的详细说明以及附图之后将使得本发明的其他优点和特征变得明显，其中：
图1和图2展示了写入的惯用方法的实施方式的模式。
图3至图6展示了本发明的实施例以及实施方式模式的示例。
具体实施方式
图3示意性展示了存储器层面PM的一部分，其根据行R0-R3和列COLAd 0-255以矩阵方式布置。
存储器位置EMPM在行内被组织为存储器字W0-W63，每个包括数据OCT的4个字节以及一连串6个奇偶校验位P。基于奇偶校验位，Hamming代码类型的纠正码能够纠正对应存储器字Wi的38位中的错误。
存储器的内部粒度因此是38位，而外部粒度是1个字节(8位)。
在该示例中物理页面的大小是256字节，因此可以在单个写入周期中写入从1至256字节。
待写入的第一字节的地址分派至存储器，并且待写入的字节此后顺序地分派。一旦每个字节的处理完成，则地址寄存器自动地递增。
所发送地址的高阶位使其能够识别对应存储位置EMPM的行，以及该地址的低阶位使其能够识别待写入的第一字节的存储器位置EMPM的列。
最后地址对应于当已经分派了所有待写入字节时、并且在由所使用协议的停止(STOP)条件取消选定了芯片之前的存在于地址计数器中的地址。
待写入的新字节的字串并未系统地符合4字节群组的给定数目。这取决于待写入的第一字节的地址以及待写入字串中字节的数目。
每个新字节旨在被写入在称作目的地存储器字的存储器字中。
由图3表示的三行R1、R2、R3均对应于待写入的新字节SND的字串的独立示例。
行R1、R2、R3表示对于各个示例所获得的最终内容，其中NDi表示目的地存储器字Wd的新字节，i表示该字节在字串SND中的位置，ND0表示字串SND的第一字节。以类似方式，OD表示目的地存储器字的旧字节以及ID表示未受写入影响的存储器层面的字节。与每个目的地存储器字相关联的新奇偶校验位由参考标记NP标注。
在行R1中展示的第一示例中，待写入的新字节的字串SND包括从列4至列7的4个字节。第一新字节ND0对应于目的地存储器字Wd的第一字节，接下来的新字节顺序地发送并且具有以下连续的地址，直至最后新字节接收了ND3。最后新字节ND3对应于目的地存储器字Wd的最后字节。
在该第一情形中，与该目的地存储器字Wd相关联的新奇偶校验位NP的计算必须仅考虑新字节ND0、ND1、ND2、ND3，因此不必执行读取该目的地存储器字Wd的旧字节的操作。
在行R2中展示的第二示例中，待写入新字节的字串SND包括从列5至列7的3个字节。第一新字节ND0并未对应于目的地存储器字Wd的第一字节，以下字节顺序地发送并且具有连续地址，直至接收到对应于目的地存储器字Wd的最后字节的最后新字节ND2。
在该第二情形中，与目的地存储器字Wd相关联的新奇偶校验位NP的计算必须考虑旧字节OD0和新字节ND0、ND1、ND2。因此，读取该目的地存储器字Wd的旧字节OD0的操作是必须的。
在由行R3所展示的第三示例中，待写入的新字节的字串SND包括241个新字节，从列10至列250。新字节的字串在该第三示例中覆盖了61个目的地存储器字Wd，称作Wd2至Wd62。第一新字节ND0并未与对应的目的地存储器字Wd2的第一字节相对应，顺序地发送接下来的字节并且具有连续的地址，直至接收到最后的新字节ND240。最后的新字节ND240并未与对应的目的地存储器字Wd62的最后字节相对应。
在该第三情形中，与第一目的地存储器字Wd2相关联的新奇偶校验位NP的计算必须考虑第一目的地存储器字Wd2的旧字节OD0、OD1以及新字节ND0、ND1。与最后目的地存储器字Wd62相关联的新奇偶校验位NP的计算必须考虑该目的地存储器字Wd62的旧字节OD3以及新字节ND238、ND239、ND240。其他目的地存储器字Wd3-Wd61的每一个对应于第一示例的情形，并且与这些其他目的地存储器字相关联的奇偶校验位的计算必须仅考虑新字节。
因此，必须执行读取第一目的地存储器字Wd2的旧字节OD0、OD1以及最后目的地存储器字Wd62的旧字节OD3的操作。
以下结合图4给出其示例性实施方式的写入方法使其能够进对于新奇偶校验位的计算必须的读取操作。
更确切地，如果至少一个旧字节OD不必采用新字节ND替换，则写入方法包括：读取不必被替换的每个旧字节OD的操作200以及基于每个对应的字节ND和不必替换的每个旧字节OD而与该目的地存储器字Wd相关联的新奇偶校验位NP的计算413、425；当如果该目的地存储器字Wd的旧字节OD必须均采用新字节ND替换时，写入方法包括基于新对应字节ND而计算与该目的地存储器字Wd相关联的新奇偶校验位NP，无需读取该目的地存储器字Wd的旧字节OD的任何先前操作200。
这使其能够实施最多两个读取操作以执行写入新字节的字串，而不论该字串中字节数目多少。在某些情形中，在该方法中需要单个读取操作或实际上不需要读取操作。
图4是表示了根据实施方式的有利模式的该方法的一连串步骤的图。
该实施方式的模式特别适用于串行通信，例如，根据I2C集成电路间协议或根据SPI串行外围接口协议。
预备步骤99对应于内部变量的初始化(i:＝0,Rdmem:＝0)以及所有控制栅极锁存器CGL的重新初始化。
在开始步骤401中，例如，在I2C协议下，存储器接收开始命令、标记、待在存储器层面中写入的第一字节的地址以及待写入的的第一字节NDi(i＝0)。
执行关于待写入的第一字节的地址的最后两位与逻辑值0-0的均等性的逻辑测试402。该逻辑测试的逻辑真结果(也即在其中待写入的第一字节的地址的最后两个低阶位均具有等于0的值的情形中)表示在目的地存储器字中待写入的第一新字节的位置等同于对应存储器字Wd的第一字节的位置。
在该逻辑测试的逻辑假结果的情形中，将必须执行在存储器层面中读取操作，以便于计算对应目的地存储器字的新奇偶校验位，其至少考虑该目的地存储器字的第一旧字节。
因此，在该逻辑测试的逻辑假结果的情形中，内部状态变量Rdmem被初始化(403)为给定逻辑值(在该示例中值1)。
开始的初始条件401是将状态变量Rdmem重新初始化为相反的逻辑值(在该示例中值0)。
状态变量Rdmem使其能够对于每个目的地存储器字Wd验证(411,423)是否必须采用新字节ND替换该目的地存储器字Wd的所有旧字节OD。
在验证(402)之后，在预加载步骤404期间，新字节NDi被加载至中间新数据寄存器NDRG中。除了一连串奇偶校验位的存储器位置之外，该中间新数据寄存器NDRG具有例如类似于该存储器字的架构，并且新字节被加载在其中在对应于它们将在目的地存储器字中具有的位置处。
如果需要的话，则中间新数据寄存器NDRG的内容在下一个步骤(412,424)的过程中将重写，多达另一中间寄存器ECCRG的四个字节中的三个字节。
该另一中间寄存器ECCRG用作用于错误纠正逻辑的输入-输出存储级，并且在存储器层面中在写入周期的实施期间作为位线锁存器的输入。例如，中间寄存器ECCRG具有类似于存储器字的架构并且新字节加载在其中在对应于它们将在目的地存储器字中具有的位置处。
此后，执行接收终止的测试405。在I2C协议的示例中，当接收已经终止时，在通信发送了待写入的最后新字节之后，将停止信号通信发送至存储器。只要并未通信发送停止信号，另一待写入的新字节将被通信发送至存储器。
如果停止信号并未被通信发送至存储器，则执行对状态变量Rdmem的逻辑值的测试411以便于知晓是否必须由新字节替换目的地存储器字的旧字节。
如果状态变量Rdmem被设置为0，则在中间新数据寄存器NDRG中加载的新字节NDi直接被加载(412)至中间寄存器ECCRG中。
此后，基于被加载至中间寄存器ECCRG中的新字节而执行新奇偶校验位NP的计算413。
如果状态变量Rdmem被设置为1，则必须基于新字节NDi和目的地存储器字Wd的旧字节OD而执行新奇偶校验位NP的计算413。
随后实施数据的重组200，类似于之前结合图2所述。该重组200使其能够将在目的度存储器字的新奇偶校验位的计算413中有用的旧字节加载至中间寄存器ECCRG中。
可以回想，数据的重组200包括目的地存储器字的读取201(在存储器层面中或在位线锁存器BLL中，作为对应控制栅极锁存器CGL的状态的函数)以及借由错误纠正码机构实施的可能错误的纠正202。因此被读取并且可能纠正的旧字节OD此后被加载203至中间寄存器ECCRG中。
接着，将中间新数据NDRG的新字节NDi加载412至中间寄存器ECCRG中并且重写对应的旧字节OD。
基于新字节NDi和旧字节OD的组合而执行新奇偶校验位NP的计算并加载至中间寄存器ECCRG中。
此后，实施写入周期430的预备阶段414、415。
预备阶段包括位线锁存器BLL的加载414以及与对应目的地存储器字Wd相关联的控制栅极锁存器CGL的初始化415。
位线锁存器使其能够在存储器层面PM中物理地存储待写入的数据，并且控制栅极锁存器CGL使其能够当初始化它们时指示已经加载了对应于相关联存储器字的位线锁存器。这使其如果控制栅极锁存器CGL被初始化则能够指引读取朝向位线锁存器BLL并且因此避免在存储器层面中读取。
这在“转滚(rollover)”的情形中是有用的，也即当比页面的物理大小分派更多待写入数据时。在该情形中，超过页面大小的数据对初始分派的数据进行重写，也即对于256字节的页面，仅考虑接收到的最后256个字节，接收到的第257个字节被重写接收到的第一个字节等。
因此，对于重写的数据，必须基于位线锁存器BLL的内容进行可能的重组，而不再基于存储器层面。控制栅极锁存器CGL的状态使其能够知晓之前是否已经加载了字Wd。
以下步骤对应于新的接下来字节的接收。更确切地，这些步骤包括递增416地址寄存器AREG中所包含的地址，接收接下来的字节，并且重新初始化状态变量Rdmem至指示了将采用新字节替代目的地存储器字的字节的值。此后，重现步骤404至418，只要最后的字节尚未被发送至存储器。
当在步骤417期间已经通信发送了最后的新字节时，停止信号被通信发送至存储器并且实施了写入结尾步骤421-430。
执行对于待写入最后字节的地址的最后两个低阶位与逻辑值1-1的等同性的逻辑测试421。待写入的最后新字节的地址包含在地址寄存器AREG中，从第一新字节的地址已经与新字节的后续接收串接地递增。
该逻辑测试的逻辑真结果(也即在其中待写入的第一字节的地址的最后两个低阶位每个具有等于1的值的情形中)表示待在对应目的地存储器字Wd中写入的最后新字节的位置等同于该存储器字Wd的最后字节的位置。
如果不是这种情形，则在该最后目的地存储器字的存储器层面中读取是必须的以便于计算与该目的地存储器字相关联的奇偶校验位并且初始化了状态变量Rdmem。
如果状态变量Rdmem设置为0，基于在中间寄存器ECCRG中所加载的新字节而执行新奇偶校验位NP的计算425。
如果状态变量Rdmem设置为1，则必须基于新字节以及目的地存储器字的旧字节执行新奇偶校验位NP的计算425，并且实施了数据的重组200。
这接着是类似于步骤414和415的预备加载阶段426、427。
已经采用待写入的新字节(如果合适的话采用待保留的旧字节以及采用目的地存储器字的新奇偶校验位)加载了所有位线锁存器BLL，写入周期430可以随后最终达到存储器层面中的物理写入428。
在存储器层面中的写入428包括以定制方式施加高电压擦除和编程脉冲。
被配置用于实施该类型写入的有利方法的存储器被设计为便于能够在接收停止信号结束之后执行结尾步骤421-430。
例如，内部时钟可以允许控制器以适用于I2C协议的方式实施结尾步骤。在另一示例中，自动机器(automaton)可以以适用于SPI协议的方式专用于实施结尾步骤。
图5展现了芯片上系统SOC，包括存储器器件DIS，其能够验证是否应该采用新字节替换目的地存储器字的所有旧字节，以及只要需要的话在用于写入旧和新数据的重组的操作的框架内、并在该示例中在该重组的新奇偶校验位的计算的框架内执行读取操作。
此外芯片上系统SOC包括旨在用于实施该芯片上系统的功能的各种模块，诸如计算和命令模块CPU，通信接口模块COM，或另外电源模块ALM。
存储器器件包括存储器层面PM，本质上是已知的常规结构，包括以矩阵方式设置成存储器字W的行R和列的EERPOM类型的存储器单元。
输入端EWR设计用于接收待写入的新数据，例如，由用户通过I2C总线接口发送。
可以回想，EEPROM类型的存储器单元包括以常规方式拥有控制栅极、浮置栅极、漏极区域和源极区域的晶体管。该单元通过Fowler-Nordheim效应可擦除并可编程。
列解码器XDEC和行解码器YDEC使其能够寻址存储器层面PM并自身由地址寄存器AREG寻址。配置地址寄存器以从第一新字节的地址随着待写入新字节的后续接收而串接递增。
存储器器件DIS也包括由列解码器XDEC连接至存储器层面的读取电路MRD。
写入电路MWR链接至位线锁存器BLL和控制栅极锁存器CGL，并且能够通过经由行解码器YDEC在存储器单元中施加擦除和编程脉冲而实施写入周期。
地址和数据可以分别由地址寄存器AREG和写入电路MWR输入，并且数据可以由读取电路MRD提取。
这些电路一起由命令逻辑或状态机CMD借由输入-输出寄存器I/OREG而命令。
在该示例中，错误纠正码机构MECC和在奇偶校验位计算中有用的中间寄存器ECCRG被包括在控制器中。
控制器CMD此外配置用于进一步能够在接收结束之后命令装置的各个电路，特别以便于实施结合图4所述的结尾步骤421-430。
图6展现了示例性的电子设备APP，在该示意图中为助听装置，包括该存储器器件DIS，例如，以集成电路形式具体化或例如包括在芯片上系统SOC中。
通常，设备APP是具有缺乏能量源的电子设备，诸如由电池组或电池供电的设备，尽管在任何其他应用中可需要限制电流消耗。
此外，本发明不限于这些实施方式模式和实施例但是包括其所有变形，例如在此并未详述的额外的步骤可以包括在结合图4所述的步骤中，并且同样存储器器件和芯片上系统可以集成除了结合图5和图6所展现的那些之外的其他功能。
进一步，已经根据对装备具有错误纠正码机构的存储器的应用描述了本发明，但是适用于并未具有一个的存储器，例如通过删除结合图4中所述方法的步骤202、413和425。同样，本发明适用于其他粒度值，例如位的第一粒度，和字节的第二粒度，通过在本说明书中采用位替换字节和采用字节替换存储器字。