本发明涉及一种闪存及其编程方法，特别是涉及一种双分离栅闪存阵列及其编程方法。
背景技术：
图1为一种双分离栅闪存的单元结构示意图。如图1所示，一种双分离栅闪存单元，包括：半导体p型衬底(p_sub)10，其上设置n阱(n-well)11，n阱11上具有间隔设置的源极区域(s)110和漏极区域(d)120及沟道区130；沟道区130，位于源极区域(s)110和漏极区域(d)120之间；第一位线bl0和第二位线bl1，分别连接于源极区域110和漏极区域120；第一浮栅210，设置于源极区域110右上方之沟道区130上方；第二浮栅220，设置于漏极区域120左上方之沟道区130上方，第一浮栅210和第二浮栅220分别构成第一存储位单元和第二存储位单元；第一控制栅310和第二控制栅320，分别设置于第一浮栅210和第二浮栅220上方，第一和第二控制栅线分别连接第一控制栅310和第二控制栅320；字线区40，位于第一浮栅210和第二浮栅220之间的沟道区130上方，字线wl连接字线区40。
现有技术对图1所示双分离栅闪存编程时一般采用源极注入方式(sourcesideinjection)，假设右侧存储位a(椭圆圈处存储位)被选中，设置字线电压wl＝1.4v，第二位线电压bl1＝5v，第二控制栅线电压cg1＝8v，第一控制栅线电压cg0＝5v，第一位线bl0为偏置电压vdp，这种方式编程速度很快，但编程时位线电流idp较高，不适合低功耗的场合。
技术实现要素：
为克服上述现有技术存在的不足，本发明之目的在于提供一种双分离栅闪存阵列及其编程方法，以适合低功耗的场合。
为达上述及其它目的，本发明提出一种双分离栅闪存阵列，包括m*n的存储单元，每个存储单元的控制栅线cg0/cg1与位线bl0/bl1平行而与字线wl垂直。
进一步地，在列方向，第一控制栅线cg0j和第二控制栅线cg1j分别连接至每一列的存储单元的第一控制栅区和第二控制栅区，j＝0，1，2，3，……，n-1，位线bl0连接至第一列的存储单元的源极端，位线blj连接至第j列的存储单元的漏极端和第j+1列的存储单元的源极端，j＝1，2，3，……，n-1，位线bln连接至第n列的存储单元的漏极端。
进一步地，于编程时，对选中的存储单元，使其位线电流为0，以适合低功耗的场合。
进一步地，于编程时，对选中的存储单元，设置其字线电压wl＝-5v～-10v，第一位线bl0和第二位线电压bl1＝bl0＝0v，第一控制栅线电压cg0＝0～-8v，第二控制栅线电压cg1＝5v～10v。
进一步地，对于选中存储单元所在行的其他未选中存储单元，该类存储单元的字线电压为wl＝-5v～-10v，其列方向上的控制栅线电压cg0/1＝0，因此该类存储单元上不会发生隧穿效应从而不会发生编程动作。
进一步地，对于选中存储单元所在列的其他未选中存储单元或存储位，该类存储单元的第二控制栅线电压为cg1＝5v～10v、第一控制栅线电压为cg0＝0～-8v，若不在同一列，则字线电压wl＝0v，在该类存储单元上不会发生隧穿效应从而不会发生编程动作，若不在同一列即选中存储单元的另一存储位，虽然字线电压wl＝-5v～-10v，但对应的第一控制栅线电压cg0＝0～-8v，在该存储位上不会发生隧穿效应从而不会发生编程动作。
进一步地，对于非选中存储单元所在行和所在列，行方向上，字线电压wl＝0v，列方向上，第一和第二控制栅线电压cg0/1＝0v，在该类存储单元上都不会发生隧穿效应从而不会发生编程动作。
进一步地，于编程时采用多晶硅反转的隧道效应的方式。
进一步地，于编程时，对选中的存储单元，使其位线电流为0，以适合低功耗的场合。
进一步地，于编程时，对选中的存储单元，设置其字线电压wl＝-5v～-10v，第一位线bl0和第二位线电压bl1＝bl0＝0v，第一控制栅线电压cg0＝0～-8v，第二控制栅线电压cg1＝5v～10v。
与现有技术相比，本发明一种双分离栅闪存阵列及其编程方法，其可以适用于低功耗场合。
附图说明
图1为一种双分离栅闪存的单元结构示意图；
图2为本发明一种双分离栅闪存阵列之阵列架构示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
本发明一种双分离栅闪存阵列的编程方法对图1所示双分离栅闪存编程时采用多晶硅反转(reversepolytopoly)的隧道效应(fowler-nordheimtunneling)的方式，假设右侧存储位a(椭圆圈处存储位)被选中，设置字线电压wl＝-5v～-10v(较佳地，wl＝-8v)，第一位线bl0和第二位线电压bl0＝bl1＝0v，第一控制栅线电压cg0＝0～-8v(较佳地cg0＝-4v)，第二控制栅线电压cg1＝5～10v(较佳地，cg1＝8v)。
这种方式编程时位线电流为0，适合低功耗的场合。
图2为本发明一种双分离栅闪存阵列之阵列架构示意图。如图2所示，本发明一种双分离栅闪存阵列，包括m*n的存储阵列，在行方向，字线wli连接至每一行的存储单元的字线区(i＝0，1，2，……，m-1)，在列方向，第一控制栅线cg0j和第二控制栅线cg1j分别连接至每一列的存储单元的第一控制栅区和第二控制栅区(j＝0，1，2，3，……，n-1)，位线bl0连接至第一列的存储单元的源极端，位线blj连接至第j列的存储单元的漏极端和第j+1列的存储单元的源极端(j＝1，2，3，……，n-1)，位线bln连接至第n列的存储单元的漏极端，即本发明阵列的控制栅线cg0/cg1与位线bl0/1平行而与字线wl垂直，以实现对单bit的编程操作。
对其他未选中的存储单元或存储位(bit)，假设选中存储位a，分三类：
第一类，选中存储单元所在行的其他未选中存储单元，这类存储单元的字线电压为wl＝-8v，但列方向上，其控制栅线电压cg0/1＝0，在这类存储单元上不会发生隧穿效应从而不会发生编程动作；
第二类，选中存储单元所在列的其他未选中存储单元或存储位，这类存储单元的第二控制栅线电压为,cg1＝8v、第一控制栅线电压为cg0＝-4v，若不在同一列，则字线电压wl＝0v，在这类存储单元上不会发生隧穿效应从而不会发生编程动作，若不在同一列即选中存储单元的另一存储位，虽然字线电压wl＝-8v，但对应的第一控制栅线电压cg0＝-4v，在该存储位上不会发生隧穿效应从而不会发生编程动作；
第三类，非选中存储单元所在行和所在列，行方向上，字线电压wl＝0v，列方向上，第一和第二控制栅线电压cg0/1＝0v，在这类存储单元上都不会发生隧穿效应从而不会发生编程动作。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。