存储器装置及其操作方法与流程

文档序号：16848142发布日期：2019-02-12 22:29阅读：272来源：国知局

本公开的各种实施方式总体上涉及存储器装置以及操作该存储器装置的方法。更具体地讲，本公开的各种实施方式涉及在存储器装置的读操作期间减小源极线噪声。

背景技术：

存储器装置可包括按照组联接到多条字线的多个存储器单元。所述多个存储器单元还可通过多条位线按照集合联接到页缓冲器。各个页缓冲器可用于执行感测存储在存储器单元集合中的数据、暂时地存储数据以及输出所存储的数据的读操作。

读操作可包括一个或更多个感测操作。在读操作期间，可对联接到单条字线的一组存储器单元中的多个存储器单元同时执行感测操作。在对存储器单元的感测操作期间，可能消耗相对大量的电流。由于这种高电流消耗，可能从存储器装置的源极线生成噪声。从源极线生成的噪声偶尔会导致感测操作中的错误，因此降低存储器装置的可靠性。

技术实现要素：

本公开的各种实施方式涉及一种具有改进的可靠性的存储器装置。本公开的另外的实施方式涉及一种操作具有改进的可靠性的存储器装置的方法。

本公开的实施方式涉及一种存储器装置，该存储器装置包括：存储器单元；联接到存储器单元的位线；以及联接到位线的页缓冲器，其中，页缓冲器被配置为对存储器单元执行读操作。页缓冲器包括存储单元，该存储单元被配置为在读操作期间控制位线预充电操作并存储第一感测操作的结果值。在位线预充电操作之后，在存储单元存储第一感测操作的结果值之前，存储在存储单元中的值被反转。

对于实施方式，页缓冲器被配置为在第一感测操作之后执行位线恢复操作，并且在位线恢复操作期间基于第一感测操作的结果值来确定位线的电压。在另外的实施方式中，页缓冲器被配置为在位线恢复操作之后执行第二感测操作，并且存储单元被配置为存储第二感测操作的结果值。在位线恢复操作之后，在存储单元存储第二感测操作的结果值之前，存储在存储单元中的值被重置。在另外的实施方式中，该存储器装置还包括联接到存储器单元的字线以及联接到字线的行解码器。行解码器被配置为在第一感测操作期间将第一读电压施加到字线，并且在第二感测操作期间将第二读电压施加到字线，其中，第二读电压大于第一读电压。

对于另一实施方式，页缓冲器被配置为在第一感测操作之后执行位线恢复操作。另外，页缓冲器被配置为当第一感测操作的结果值为“导通单元”时，在位线恢复操作期间将位线电连接到接地节点。

对于另一实施方式，页缓冲器包括感测节点，其中，感测节点的电压基于存储器单元的阈值电压而改变，并且感测节点被配置为在存储第一感测操作的结果值之前浮置。在另外的实施方式中，读操作包括感测评估操作，并且在感测评估操作期间感测节点与存储器装置的电源节点电断开。

对于另一实施方式，存储单元包括与n型mos晶体管联接的第一输出节点，并且感测节点联接到该n型mos晶体管的栅极节点。在另外的实施方式中，页缓冲器包括第一晶体管，该第一晶体管被配置为控制存储器装置的电源节点与位线之间的电连接，并且第一输出节点联接到第一晶体管的栅极节点。

本公开的实施方式涉及一种存储器装置，该存储器装置包括：多个存储器单元；联接到存储器单元的多条位线；以及联接到位线的多个页缓冲器，其中，页缓冲器被配置为对存储器单元执行读操作。各个页缓冲器包括存储单元，该存储单元被配置为在读操作期间存储第一感测操作的结果值。各个页缓冲器还包括感测节点。感测节点被配置为在感测节点的电压根据对应存储器单元的阈值电压而改变之后浮置。此外，存储在存储单元中的值基于感测节点的改变的电压而改变。

对于实施方式，存储单元被配置为存储在第一感测操作之后执行的第二感测操作的结果值。在另外的实施方式中，存储器装置还包括联接到存储器单元的字线以及联接到字线的行解码器。行解码器被配置为在第一感测操作期间将第一读电压施加到字线，并且在第二感测操作期间将第二读电压施加到字线，其中，第二读电压大于第一读电压。在另一实施方式中，存储单元被配置为控制所述多条位线中联接到所述多个页缓冲器中包括所述存储单元的页缓冲器的位线的电压。

对于另一实施方式，存储单元包括与n型mos晶体管联接的第一输出节点，并且感测节点联接到所述n型mos晶体管的栅极节点。在另外的实施方式中，各个页缓冲器包括第一晶体管，该第一晶体管被配置为控制存储器装置的电源节点与对应位线之间的电连接，其中，第一输出节点联接到第一晶体管的栅极节点。在另一实施方式中，各个页缓冲器包括第一晶体管，该第一晶体管被配置为控制接地节点与对应位线之间的电连接，其中，第一输出节点联接到第一晶体管的栅极节点。

根据本公开的教导的是一种操作存储器装置的方法。该方法包括以下步骤：基于存储器装置的存储器单元的阈值电压来改变存储器装置的页缓冲器的感测节点的电压并使感测节点浮置。该方法还包括以下步骤：在感测节点浮置的同时将页缓冲器的存储单元重置。该方法还包括以下步骤：基于感测节点的电压来控制存储在存储单元中的值，以及基于存储在存储单元中的值来控制联接到存储器单元的位线的电压的位线恢复操作。

在一个实施方式中，位线恢复操作包括改变联接到存储器单元的字线的电压。在另一实施方式中，位线恢复操作包括当感测节点的电压处于低电平时将位线电连接到接地节点。对于不同的实施方式，当感测节点的电压处于高电平时，存储在存储单元中的值被反转。

附图说明

图1是示出根据本公开的实施方式的存储器系统的图。

图2是示出图1的存储器装置的图。

图3是示出图2的存储器块的图。

图4是示出根据本公开的实施方式的具有三维结构的存储器块的图。

图5是示出根据本公开的实施方式的具有三维结构的存储器块的图。

图6是示出由于源极线噪声而引起的存储器单元的阈值电压扰动现象的图。

图7是用于说明由于源极线噪声而引起的验证操作中的错误的图。

图8是用于说明由于源极线噪声而引起的读操作中的错误的图。

图9是示出根据本公开的实施方式的读操作的图。

图10是示出根据本公开的实施方式的页缓冲器的图。

图11是示出在图9所示的读操作期间图10的页缓冲器的操作的时序图。

图12是示出根据本公开的实施方式的页缓冲器的图。

图13是示出在图9所示的读操作期间图12的页缓冲器的操作的时序图。

图14是示出根据本公开的实施方式的读操作的图。

图15是示出在图14所示的读操作期间图12的页缓冲器的操作的时序图。

图16是示出根据本公开的实施方式的页缓冲器的图。

图17是示出在图14所示的读操作期间图16的页缓冲器的操作的时序图。

图18是示出包括图2所示的存储器装置的存储器系统的实施方式的图。

图19是示出包括图2所示的存储器装置的存储器系统的实施方式的图。

图20是示出包括图2所示的存储器装置的存储器系统的实施方式的图。

图21是示出包括图2所示的存储器装置的存储器系统的实施方式的图。

具体实施方式

下面参照附图详细描述实施方式。所提供的实施方式不应被解释为限于本文所阐述的描述和附图。本领域的普通技术人员将理解，在不脱离如下面的权利要求书中所阐述的教导的范围的情况下，可进行各种修改和改变。因此，说明书和附图将被视为例示性的而非限制性的，并且所有这些修改旨在被包括在本教导的范围内。

还要注意的是，在本说明书中，“连接/联接”可以指第一组件直接连接到第二组件。“连接/联接”也可以指第一组件和第二组件通过第三中间组件彼此间接联接。词语“直接连接/直接联接”是指第一组件直接连接到第二组件，而在第一组件和第二组件之间没有第三中间组件。除非另外限定，否则如本文所使用的“包括/包含”表示关于包含附加组件、步骤或元件，一个或更多个组件、步骤、操作或元件是开放的。

图1是示出根据本公开的实施方式的存储器系统1000的图。

参照图1，存储器系统1000可包括：存储器装置1100，其被配置为存储数据；以及控制器1200，其被配置为在主机2000的控制下控制存储器装置1100。

主机2000可使用诸如高速外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)或串行附接scsi(sas)的接口协议来与存储器系统1000通信。用于主机2000与存储器系统1000之间的数据通信的接口协议不限于上述示例。可使用其它接口协议，包括但不限于通用串行总线(usb)、多媒体卡(mmc)、增强型小型磁盘接口(esdi)或集成驱动电子设备(ide)。

存储控制器1200可控制存储器系统1000的总体操作以及主机2000与存储器装置1100之间的数据交换。例如，存储控制器1200可控制存储器装置1100响应于来自主机2000的请求编程或读取数据。另外，存储控制器1200可控制存储器装置1100，使得信息被存储在包括在存储器装置1100中的主存储器块和子存储器块中。编程操作可根据为编程操作加载的数据量在主存储器块或子存储器块上执行。在实施方式中，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(ddrsdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)或闪存。

存储器装置1100可在存储控制器1200的控制下执行编程和/或执行读操作或擦除操作。

图2是示出图1的存储器装置1100的图。

参照图2，存储器装置1100可包括被配置为存储数据的存储器单元阵列100。存储器装置1100还可包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读操作以及用于擦除所存储的数据的擦除操作。存储器装置1100还可包括控制逻辑电路300，控制逻辑电路300被配置为在存储控制器(图1的1200)的控制下控制外围电路200。

存储器单元阵列100可包括多个存储器块mb1至mbk110(k是正整数)。局部线ll和位线bl1至bln(n是正整数)可联接到存储器块mb1到mbk110中的每一个。例如，局部线ll可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。另外，局部线ll可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。这里，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线ll可包括字线、漏极选择线、源极选择线和源极线。局部线ll还可包括虚拟线和/或包括管线。局部线ll可联接到存储器块mb1至mbk110中的每一个。位线bl1至bln可共同联接到存储器块mb1至mbk110。

存储器块mb1至mbk110可被具体实现为二维或三维结构。例如，对于具有二维结构的存储器块mb1至mbk110，存储器单元可布置在与基板平行的方向上。对于具有三维结构的存储器块mb1至mbk110，存储器单元可在与基板垂直的方向上层叠。

外围电路200可被配置为在控制逻辑电路300的控制下对所选存储器块110执行编程操作、读操作和擦除操作。例如，在控制逻辑电路300的控制下，外围电路200可向第一选择线、第二选择线和字线供应验证电压和通过电压。外围电路200还可将第一选择线、第二选择线和字线选择性地放电。外围电路200还可验证联接到字线当中的所选字线的存储器单元。例如，外围电路200可包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。

电压生成电路210可响应于操作信号op_cmd而生成要用于编程、读和擦除操作的各种操作电压vop。另外，电压生成电路210可响应于操作信号op_cmd而将局部线ll选择性地放电。例如，电压生成电路210可在控制逻辑电路300的控制下生成编程电压、验证电压、通过电压、导通电压、读电压、擦除电压、源极线电压和/或其它电压。

行解码器220可响应于行地址radd将操作电压vop传送到联接到所选存储器块110的局部线ll。

页缓冲器单元230可包括联接到位线bl1至bln的多个页缓冲器pb1至pbn231。页缓冲器pb1至pbn231可响应于页缓冲器控制信号pbsignals而操作。例如，页缓冲器pb1至pbn231可在读操作或验证操作期间暂时地存储通过位线bl1至bln接收的数据或者感测位线bl1至bln的电压或电流。

列解码器240可响应于列地址cadd而在输入/输出电路250与页缓冲器组230之间发送数据。例如，列解码器240可通过数据线dl来与页缓冲器pb1至pbn231交换数据或者通过列线cl来与输入/输出电路250交换数据。

输入/输出电路250可将从存储控制器(图1的1200)接收的命令cmd或地址add发送到控制逻辑电路300，或者与列解码器240交换数据data。

在读操作或验证操作期间，通过/失败检查电路260可响应于使能位vry_bit<#>而生成基准电流，并且可将从页缓冲器组230接收的感测电压vpb与由基准电流生成的基准电压进行比较，并输出通过信号pass或失败信号fail。

源极线驱动器270可通过源极线sl来与包括在存储器单元阵列100中的存储器单元联接并且被配置为控制源极节点的电压。例如，源极线驱动器270可在读操作或验证操作期间将存储器单元的源极节点电联接到接地节点。另外，源极线驱动器270可在编程操作期间将电源电压施加到存储器单元的源极节点。源极线驱动器270可在擦除操作期间将存储器单元的源极节点浮置。源极线驱动器270可从控制逻辑电路300接收源极线控制信号ctrl_sl并且基于源极线控制信号ctrl_sl来控制源极节点的电压。

控制逻辑电路300可响应于命令cmd和地址add而输出操作信号op_cmd、行地址radd、页缓冲器控制信号pbsignals和使能位vry_bit<#>，因此控制外围电路200。另外，控制逻辑电路300可响应于通过信号pass或失败信号fail来确定目标存储器单元是否已通过或未通过验证操作。

图3是示出图2的存储器块110的图。

参照图3，在存储器块110中，彼此平行布置的多条字线可联接在第一选择线与第二选择线之间。这里，第一选择线可以是源极选择线ssl，并且第二选择线可以是漏极选择线dsl。更详细地，存储器块110可包括联接在位线bl1至bln与源极线sl之间的多个串st。位线bl1至bln可分别联接到串st，并且源极线sl可共同联接到串st。串st可全部具有相同的配置；因此，将仅详细描述联接到第一位线bl1的串st，用作其它串st的示例。

串st可包括彼此串联联接在源极线sl与第一位线bl1之间的源极选择晶体管sst、多个存储器单元f1至f16和漏极选择晶体管dst。各个串st中可包括至少一个源极选择晶体管sst和至少一个漏极选择晶体管dst。此外，各个串st中可包括数量比图2所示的存储器单元f1至f16的数量更多的存储器单元。

源极选择晶体管sst的源极可联接到源极线sl，并且漏极选择晶体管dst的漏极可联接到第一位线bl1。存储器单元f1至f16可串联联接在源极选择晶体管sst与漏极选择晶体管dst之间。包括在不同的串st中的源极选择晶体管sst的栅极可联接到源极选择线ssl。漏极选择晶体管dst的栅极可联接到漏极选择线dsl。此外，存储器单元f1至f16的栅极可联接到多条字线wl1至wl16。在包括在不同的串st中的存储器单元当中，联接到同一字线的一组存储器单元可被称为物理页ppg。因此，包括在存储器块110中的物理页ppg的数量可对应于字线wl1至wl16的数量。

对于一些实施方式，各个存储器单元可存储一位数据。这种类型的存储器单元通常被称为单级单元slc。在这种情况下，各个物理页ppg可存储单个逻辑页lpg的数据。各个逻辑页lpg的数据可包括与包括在单个物理页ppg中的单元的数量对应的数据位。在其它实施方式中，各个存储器单元可存储两位或更多位的数据。这种类型的存储器单元通常被称为多级单元mlc。在这种情况下，各个物理页ppg可存储两个或更多个逻辑页lpg的数据。

图4是示出根据本公开的实施方式的具有三维结构的存储器块mb1至mbk110的图。

参照图4，存储器单元阵列100可包括多个存储器块mb1至mbk110。各个存储器块110可包括多个串st11至st1m和st21至st2m。在实施方式中，串st11至st1m和st21至st2m中的每一个可形成为“u”形。在第一存储器块mb1中，可在行方向上(即，在x方向上)布置m个串。图4示出了在列方向上(即，在y方向上)布置两个串的示例。在其它实施方式中，串可不同地布置。例如，可在列方向(y方向)上布置三个或更多个串。

多个串st11至st1m和st21至st2m中的每一个可包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管式晶体管pt以及至少一个漏极选择晶体管dst。

源极选择晶体管sst和漏极选择晶体管dst以及存储器单元mc1至mcn可具有彼此相似的结构。例如，源极选择晶体管sst和漏极选择晶体管dst以及存储器单元mc1至mcn中的每一个可包括沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的柱。在实施方式中，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层中的至少一个的柱。

各个串的源极选择晶体管sst可联接在源极线sl与存储器单元mc1至mcp之间。

在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行中的串st11至st1m的源极选择晶体管可联接到第一源极选择线ssl1。第二行中的串st21至st2m的源极选择晶体管可联接到第二源极选择线ssl2。

在另一实施方式中，串st11至st1m和st21至st2m的源极选择晶体管可共同联接到单条源极选择线。

各个串中的第一存储器单元mc1至第n存储器单元mcn可联接在源极选择晶体管sst与漏极选择晶体管dst之间。

第一存储器单元mc1至第n存储器单元mcn可被划分成第一存储器单元mc1至第p存储器单元mcp和第p+1存储器单元mcp+1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp可在垂直方向上(即，在z方向上)依次布置并且彼此串联连接在源极选择晶体管sst与管式晶体管pt之间。第p+1存储器单元mcp+1至第n存储器单元mcn可在垂直方向(z方向)上依次布置并且彼此串联联接在管式晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第p+1存储器单元mcp+1至第n存储器单元mcn可通过管式晶体管pt彼此联接。各个串的第一存储器单元mc1至第n存储器单元mcn的栅极可分别联接到第一n字线wl1至第n字线wln。

在实施方式中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可用作虚拟存储器单元。在设置虚拟存储器单元的情况下，可稳定地控制对应串的电压或电流。各个串的管式晶体管pt的栅极可联接到管线pl。

各个串的漏极选择晶体管dst可联接在对应位线与存储器单元mcp+1至mcn之间。布置在行方向上的串可联接到在行方向上延伸的对应漏极选择线。第一行中的串st11至st1m的漏极选择晶体管可联接到第一漏极选择线dsl1。第二行中的串st21至st2m的漏极选择晶体管可联接到第二漏极选择线dsl2。

布置在列方向上的串可联接到在列方向上延伸的对应位线。在图4中，第一列中的串st11和st21可联接到第一位线bl1。第m列中的串st1m和st2m可联接到第m位线blm。

在布置在列方向上的串当中，联接到同一字线的存储器单元可形成一个页。例如，第一行中的串st11至st1m当中联接到第一字线wl1的存储器单元可形成单个页。第二行中的串st21至st2m当中联接到第一字线wl1的存储器单元可形成另一单个页。当漏极选择线dsl1和dsl2中的任一个被选择时，布置在对应行中的串可被选择。当字线wl1至wln中的任一个被选择时，所选串的对应页可被选择。

图5是示出根据本公开的实施方式的具有三维结构的存储器块mb1至mbk110的图。

参照图5，存储器单元阵列100可包括多个存储器块mb1至mbk110。各个存储器块110可包括多个串st11’至st1m’和st21’至st2m’。串st11’至st1m’和st21’至st2m’中的每一个可在垂直方向上(即，在z方向上)延伸。在各个存储器块110中，可在行方向上(即，在x方向上)布置m个串。如图5所示，在列方向上(即，在y方向上)布置两个串。此实施方式是为了说明而提供。在其它实施方式中，可在列方向(y方向)上布置三个或更多个串。

串st11’至st1m’和st21’至st2m’中的每一个可包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn以及至少一个漏极选择晶体管dst。

各个串的源极选择晶体管sst可联接在源极线sl与存储器单元mc1至mcn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行中的串st11’至st1m’的源极选择晶体管可联接到第一源极选择线ssl1。布置在第二行中的串st21’至st2m’的源极选择晶体管可联接到第二源极选择线ssl2。在实施方式中，串st11’至st1m’和st21’至st2m’的源极选择晶体管可共同联接到单条源极选择线。

各个串中的第一存储器单元mc1至第n存储器单元mcn可串联联接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极可分别联接到第一字线wl1至第n字线wln。

在实施方式中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可用作虚拟存储器单元。在设置虚拟存储器单元的情况下，可稳定地控制对应串的电压或电流。由此，可改进存储在各个存储器块110中的数据的可靠性。

各个串的漏极选择晶体管dst可联接在对应位线与存储器单元mc1至mcn之间。布置在行方向上的串的漏极选择晶体管dst可联接到对应漏极选择线。第一行中的串st11’至st1m’的漏极选择晶体管dst可联接到第一漏极选择线dsl1。第二行中的串st21’至st2m’的漏极选择晶体管dst可联接到第二漏极选择线dsl2。

换言之，除了图5中的各个单元串不包括管式晶体管pt之外，图5的存储器块110可具有与图4的存储器块110相似的电路。

图6是示出由于源极线噪声而引起的存储器单元的阈值电压扰动现象的图。

参照图6，在感测操作期间，可将栅极电压vgg施加到存储器单元mc的栅极g。栅极电压vgg可以是基于接地电压或者相对于接地电压测量的电压。在感测操作期间，在电流经由源极线驱动器270(例如，如图2所示)流到接地节点的同时，流过存储器单元的电流可能由于寄生电阻而产生噪声。换言之，在感测操作期间，给定寄生电阻，存储器单元的源极s的电压可处于比接地电压略高与流过存储器单元的电流成比例的量(v＝ir)的电压。由于在感测操作期间存在这种源极线噪声，存储器单元的栅极g与源极s之间的电压差vgs可能小于基于接地电压的栅极电压vgg。

由于在感测操作期间生成的源极线噪声，存储器单元的漏极d与源极s之间的实际电压差vds可能小于漏极电压vdd。这里，漏极电压vdd可以是基于接地电压的电压。

如上所述，由于在感测操作期间出现的源极线噪声，与存储器单元的源极节点的电压等于接地电压的情况相比，存储器单元的栅极g与源极s之间的电压差vgs以及存储器单元的漏极d与源极s之间的电压差vds可能减小。结果，在感测操作期间流过存储器单元的电流可能减小。在感测操作期间流过存储器单元的电流的这种减小使得存储器单元的阈值电压看起来高于实际值。由于源极线噪声而引起的存储器单元的阈值电压的增加可能导致这样的故障：即使当存储器单元导通时，存储器单元也被感测为截止。

图7是用于说明由于源极线噪声而引起的验证操作中的错误的图。

参照图7，联接到一条字线的多个存储器单元可通过编程操作形成擦除阈值电压分布e和编程阈值电压分布p。在各个存储器单元中，阈值电压通过编程脉冲从擦除阈值电压分布逐渐增大。结果，当阈值电压大于验证电压时，存储器单元通过编程操作。因此，已通过编程操作的存储器单元可形成阈值电压分布p。

在联接到一条字线的多个存储器单元上，可同时执行验证操作。换言之，可对处于擦除阈值电压分布的存储器单元、处于编程阈值电压分布的存储器单元以及还未完全编程的存储器单元p’同时执行使用验证电压v_verify的验证操作。在包括在验证操作中的位线预充电操作和感测操作期间，大量的电流可流过处于擦除阈值电压分布的存储器单元以及还未完全编程的存储器单元p’。该电流可在存储器单元的源极线上产生噪声。如上所述，在感测操作期间流过存储器单元的电流可使存储器单元的源极节点的电压增大，由此使得存储器单元的阈值电压看起来高于实际值。这里，验证电压与处于擦除阈值电压分布的存储器单元的阈值电压之差大于与还未完全编程的存储器单元p’的阈值电压之差。因此，与还未完全编程的存储器单元p’相比，更大量的电流可流过处于擦除阈值电压分布的存储器单元。换言之，产生于处于擦除阈值电压分布的存储器单元的那部分源极线噪声可大于还未完全编程的存储器单元p’的源极线噪声。另外，源极线噪声可产生于阈值电压小于验证电压的存储器单元。因此，阈值电压小于验证电压的存储器单元的数量越大，源极线噪声越大。在包括在验证操作中的感测操作期间，由于源极线噪声，还未完全编程的存储器单元p’可能被确定为截止。结果，还未完全编程的存储器单元p’可能被确定为已通过编程操作。

因此，在包括在验证操作中的感测操作期间，由于从源极线产生的噪声，阈值电压低于验证电压的存储器单元可能被确定为截止，由此编程分布可能变宽。

图8是用于说明由于源极线噪声而引起的读操作中的错误的图。

参照图8，可确认编程阈值电压分布的左侧部分已由于验证操作期间产生的源极线噪声而变宽。随着编程阈值电压分布变宽，读操作期间的读电压与编程阈值电压分布之间的距离可减小。结果，读操作的感测裕度可减小，由此可导致读操作中的错误。

在读操作期间，大量电流可流过处于擦除阈值电压分布的存储器单元。该电流可能在存储器单元的源极线上产生噪声。在存储器单元的源极线上产生的噪声可使得包括在擦除阈值电压分布中的存储器单元的阈值电压看起来更高。结果，读操作的感测裕度可进一步减小。换言之，可能产生错误，其中包括在擦除阈值电压分布中的应该被确定为通过读操作导通的一些存储器单元反而由于读操作期间出现的源极线噪声而被确定为截止。

图9是示出根据本公开的实施方式的读操作的图。另外，作为示例，图9示出了在一个存储器单元mc中存储2位数据的情况下包括在一个物理页ppg中的存储器单元mc的阈值电压分布。

参照图9，各个存储器单元mc的阈值电压可被包括在擦除阈值电压分布e、第一编程阈值电压分布p1、第二编程阈值电压分布p2和第三编程阈值电压分布p3中的任一个中。

存储器装置1100可基于目标读电压通过感测操作来执行读操作。目标读电压可以是基于通过读操作确定存储器单元是导通单元还是截止单元的目标阈值电压。换言之，包括在阈值电压低于目标读电压的类别a中的存储器单元mc可通过感测操作被确定为导通单元，以使得“1”可作为数据值被输出。包括在阈值电压高于目标读电压的类别b中的存储器单元mc可被确定为截止单元，以使得“0”可作为数据值被输出。另外，目标读电压可以是在读操作期间施加到所选字线的电压。

读操作可以是读取并输出已编程在存储器单元mc中的数据的正常读操作。另外，读操作可以是编程验证读操作或擦除验证读操作。

当使用目标读电压执行读操作时，电流可流过包括在擦除阈值电压分布e或第一编程阈值电压分布p1中的存储器单元，换言之，流过包括在类别a中的存储器单元。由于该电流，可能从源极线产生噪声。如上所述，源极线噪声可能导致读操作中的错误。另一方面，在读操作期间，没有电流或仅少量电流可流过包括在类别b中的存储器单元，以使得不会导致或者仅导致非常少量的源极线噪声。

图10是示出根据本公开的实施方式的页缓冲器231的图。图11是示出在图9所示的读操作期间图10的页缓冲器231的操作的时序图。

参照图10，页缓冲器231可通过位线联接到存储器单元mc，并且通过第一晶体管m1至第五晶体管m5执行将电荷从电源vcci充电到位线的位线预充电操作。第一晶体管m1可由第一感测信号pbsense控制，第二晶体管m2可由第一预充电信号sa_csoc控制，第三晶体管m3可由存储单元2311控制。第四晶体管m4可由第二预充电信号sa_prech_n控制，第五晶体管m5可由第二感测信号sa_sense控制。存储单元2311可由锁存器或熔断器形成。

页缓冲器231可通过第一晶体管m1、第六晶体管m6和第七晶体管m7将电荷从位线放电至接地电压vssi。第六晶体管m6可由第一放电信号sa_disch控制，第七晶体管m7可由存储单元2311控制。

页缓冲器231可包括具有第一反相器inv1和第二反相器inv2的存储单元2311。存储单元2311可通过经由q节点(q)使第三晶体管m3导通或截止来控制位线预充电操作。q禁止节点(qb)和q节点(q)可具有彼此反相的值。在存储器单元mc的感测操作期间，可基于存储器单元mc的阈值电压来确定感测输出节点so的电压。存储单元2311可通过联接到感测输出节点so的第九晶体管m9来存储存储器单元mc的阈值电压的感测结果。对于实施方式，第九晶体管m9可以是n型mos晶体管。感测输出节点so可联接到第九晶体管m9的栅极节点。因此，在存储器单元mc的阈值电压较低的情况下，在感测操作期间，感测输出节点so可转变为低电平，并且第九晶体管m9可截止。在存储器单元mc的阈值电压较高的情况下，在感测操作期间，感测输出节点so可转变为高电平，并且第九晶体管m9可导通。

对于各种实施方式，感测输出节点so的低电平和高电平是感测输出节点so的相对于彼此测量的低电压电平和高电压电平。例如，感测输出节点so的低电平电压对应于比与感测输出节点so的高电平电压对应的第二电压小的第一电压。

参照图11，存储器装置1100的读操作可包括位线预充电操作以及在位线预充电操作之后执行的感测操作。

在位线预充电操作开始之前，第十晶体管m10可短时间导通。第十晶体管m10可由重置信号rst控制。因此，q节点(q)被设定为低电平。在位线预充电操作期间，第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和第五晶体管m5中的每一个导通并被控制以允许电流流过。通过以上述方式形成的电流路径，电流可从电源vcci供应到位线以及联接到位线的存储器单元mc。这里，由于阈值电压被包括在图9的类别a中的存储器单元导通，所以允许电流流过包括在类别a中的存储器单元。由于阈值电压被包括在图9的类别b中的存储器单元截止，所以不允许电流流过包括在类别b中的存储器单元。在位线预充电操作期间，由于第三晶体管m3和第四晶体管m4导通，所以感测输出节点so可维持在电源电压vcci。

在位线预充电操作已被执行预定时间之后，第四晶体管m4截止并且开始感测操作。当第四晶体管m4截止时，感测输出节点so与电源(vcci)节点电断开。这里，已被充电到与阈值电压被包括在图9的类别a中的存储器单元联接的页缓冲器231的感测输出节点so的电荷可在感测评估周期teval期间通过经由第一晶体管m1和第五晶体管m5形成的电流路径向位线放电。因此，感测输出节点so的电压可降低到第九晶体管m9无法导通的电平。对于联接到阈值电压被包括在图9的类别b中的存储器单元的页缓冲器231，在感测评估周期teval期间，已被充电到感测输出节点so的电荷不向位线放电。因此，感测输出节点so的电压可保持在电源电压vcci或者仅略微降低并且被设定为第九晶体管m9可导通的电压。换言之，在感测评估周期teval期间，感测输出节点so的电压可由存储器单元的阈值电压确定。存储器单元的阈值电压越高，感测输出节点so所保持的电压越高。存储器单元的阈值电压越低，感测输出节点so的电压越低。

当第五晶体管m5截止时，感测评估周期teval关闭，并且感测输出节点so与位线之间的电连接中断。不管存储器单元的阈值电压如何，感测输出节点so可保持在感测评估周期teval关闭时所形成的电压处。此后，在短时间内，第一感测锁存信号sensing被启用。结果，第八晶体管m8导通。这里，在页缓冲器231联接到阈值电压被包括在图9的类别a中的存储器单元的情况下，由于感测输出节点so的压降，第九晶体管m9没有导通，并且包括第一反相器inv1和第二反相器inv2的存储单元2311保持在现有所存储的值。换言之，在位线预充电操作期间，q节点(q)保持在低电平。在联接到阈值电压被包括在图9的类别b中的存储器单元的页缓冲器231的情况下，第八晶体管m8导通，并且存储在存储单元2311中的电压反转。换言之，q节点(q)从低电平反转为高电平。

在感测操作期间，电流流过包括在图9的类别a中的存储器单元，并且由于该电流，可能从存储器单元的源极线产生噪声。换言之，包括在类别a中的单元的数量越大，在读操作中发生错误的概率越高。

图12是示出根据本公开的另一实施方式的页缓冲器231的图。图13是示出在图9所示的读操作期间图12的页缓冲器231的操作的时序图。

参照图12，页缓冲器231可通过位线bitline联接到存储器单元mc，并且执行通过第一晶体管m1至第五晶体管m5将电荷从电源vcci充电到位线的位线预充电操作。第一晶体管m1可由第一感测信号pbsense控制，第二晶体管m2可由第一预充电信号sa_csoc控制，第三晶体管m3可由存储单元2311控制。第四晶体管m4可由第二预充电信号sa_prech_n控制，第五晶体管m5可由第二感测信号sa_sense控制。

页缓冲器231可通过第一晶体管m1、第六晶体管m6和第七晶体管m7将电荷从位线放电到接地vssi。第六晶体管m6可由第一放电信号sa_disch控制，第七晶体管m7可由存储单元2311控制。

页缓冲器231可通过位线联接到存储器单元mc，并且执行通过第一晶体管m1至第五晶体管m5将电荷从电源vcci供应给位线的位线预充电操作。页缓冲器231可通过第一晶体管m1、第六晶体管m6和第七晶体管m7将电荷从位线放电到接地vssi。

页缓冲器231可包括具有第一反相器inv1和第二反相器inv2的存储单元2311。存储单元2311可通过经由q节点(q)使第三晶体管m3导通或截止来控制位线预充电操作。在存储器单元mc上的感测操作期间，感测输出节点so的电压可基于存储器单元mc的阈值电压来确定。存储单元2311可通过联接到感测输出节点so的第十二晶体管m12来存储存储器单元mc的阈值电压的感测结果。这里，第十二晶体管m12可以是p型mos晶体管。感测输出节点so可联接到第十二晶体管m12的栅极节点。当存储器单元mc的阈值电压较低时，在感测操作期间感测输出节点so可转变为低电平，因此使第十二晶体管m12导通。当存储器单元mc的阈值电压较高时，在感测操作期间感测输出节点so可转变为高电平，因此使第十二晶体管m12截止。

在图13所示的实施方式中，位线预充电操作可按照与图11类似的方式来执行。另外，在位线预充电操作期间，第二感测信号sensing_n可保持在高电平。

在位线预充电操作已被执行之后，第四晶体管m4截止，并且感测评估周期teval开始。在感测评估周期teval期间，感测输出节点so的电压可基于存储器单元mc的阈值电压而改变。在第四晶体管m4已截止之后过去了预定时间之后，第十一晶体管m11短时间导通。这里，根据感测输出节点so的电压来确定第十二晶体管m12是导通还是截止。第十一晶体管m11可由第二感测信号sensing_n控制。

在位线预充电操作已被执行之后，第四晶体管m4截止，并且感测操作开始。在联接到阈值电压被包括在图9的类别a中的存储器单元的页缓冲器231的情况下，感测输出节点so的电压在感测评估周期teval期间降低到第十二晶体管m12可导通的电平。结果，存储在存储单元2311中的值可反转。在联接到阈值电压被包括在图9的类别b中的存储器单元的页缓冲器231的情况下，感测输出节点so的电压可在感测评估周期teval期间保持原样或者略微降低以使得其维持在第十二晶体管m12可截止的电平。结果，存储在存储单元2311中的值可保持在现有的值。感测评估周期teval可包括第十一晶体管m11的导通周期关闭的时间。

图14是示出根据本公开的实施方式的读操作的图。

参照图14，各个存储器单元可存储2位数据。在这种情况下，在执行编程操作之后，包括在单个物理页中的多个存储器单元可被包括在擦除阈值电压分布e、第一编程阈值电压分布p1、第二编程阈值电压分布p2和第三编程阈值电压分布p3中的任一个中。在实施方式中，如果各个存储器单元存储3位数据，则存储器单元可被包括在擦除阈值电压分布和七个编程阈值电压分布中的任一个中。编程阈值电压分布的数量的这种增加可减小感测操作期间的感测裕度，以使得可能需要增加感测操作的准确度。具体地，由于源极线噪声而引起的存储器单元的上述阈值电压扰动可能是使感测操作期间的感测裕度减小的主要因素。因此，为了增强感测操作的准确度，需要减少从源极线产生的噪声。

参照图14，读操作可包括使用预读电压的第一感测操作以及使用目标读电压的第二感测操作。预读电压可以是等于或小于目标读电压的电压。预读电压和目标读电压可通过图2的行解码器220施加到字线。

在读操作期间，可在执行使用目标读电压的第二感测操作之前执行使用预读电压的第一感测操作(感测1)。在第一感测操作期间，可对存在于图14所示的类别a、类别b和类别c中的所有存储器单元执行感测操作。换言之，在第一感测操作期间，可对联接到类别a、类别b和类别c中的存储器单元的所有位线执行位线预充电操作，并且可感测流过所述存储器单元的电流。这里，由于预读电压高于存储器单元的阈值电压，所以电流可流过存在于类别a中的存储器单元，因此这些存储器单元可被确定为导通单元。另外，由于预读电压低于存储器单元的阈值电压，所以没有电流或者仅少量电流流过存在于类别b或c中的存储器单元，因此这些存储器单元可被确定为截止单元。换言之，第一感测操作可用于使得类别a中的存储器单元与类别b或c中的存储器单元能够彼此相区分。

在第一感测操作(感测1)已完成之后，可执行第二感测操作(感测2)。在使用目标读电压的第二感测操作期间，可不对联接到在第一感测操作期间已被确定为导通单元的类别a中的存储器单元的位线执行预充电操作。换言之，在第二感测操作期间，可仅对联接到在第一感测操作期间已被确定为截止单元的类别b或c中的存储器单元的位线执行预充电操作。在这种情况下，电流不会流过包括在类别a中的存储器单元。换言之，不会由于包括在类别a中的存储器单元而发生源极线噪声。在第二感测操作期间，少量电流可流过包括在类别b中的存储器单元。目标读电压与包括在类别b中的存储器单元的阈值电压之差小于目标读电压与包括在类别a中的存储器单元的阈值电压之差。因此，在第二感测操作期间，流过包括在类别b中的存储器单元的电流相对小，以使得包括在类别b中的存储器单元所导致的源极线噪声可相对小。另外，在第二感测操作期间，由于没有电流或者仅少量电流流过存储器单元，所以包括在类别c中的存储器单元可被确定为截止单元。换言之，在第二感测操作期间，包括在类别c中的存储器单元不会导致源极线噪声或者仅导致非常少量的源极线噪声。结果，在第二感测操作期间，源极线噪声的量可能非常小。因此，可减轻由于源极线噪声而引起的读错误。

与类别a的阈值电压的跨度相比，类别b可被设定为阈值电压的非常小的跨度。类别b的跨度越小，在第二感测操作期间产生的源极线噪声的大小减小得越多。

在读操作完成之后，可针对在第一感测操作期间已被确定为导通单元的类别a中的存储器单元以及针对在第二感测操作期间已被确定为导通单元的类别b中的存储器单元二者输出数据“1”。另外，在读操作完成之后，可针对在第二感测操作期间已被确定为截止单元的类别c中的存储器单元输出数据“0”。在第二感测操作期间，不对包括在类别a中的存储器单元执行位线预充电操作，以使得包括在类别a中的存储器单元可被确定为导通单元。换言之，可针对在第二感测操作期间被确定为导通单元的存储器单元(详细地讲，包括在类别a中的存储器单元和包括在类别b中的存储器单元)输出数据“1”。可针对在第二感测操作期间被确定为截止单元的存储器单元(详细地讲，包括在类别c中的存储器单元)输出数据“0”。

图15是示出在图14所示的读操作期间图12的页缓冲器231的操作的时序图。

参照图15，位线预充电操作可按照与图13所示的实施方式相同的方式来执行。在已执行位线预充电操作之后，可开始第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)。在位线预充电操作以及第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)期间，可将预读电压施加到字线。当第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)开始时，第二预充电信号sa_prech_n可转变为电源电压vcci。因此，第四晶体管m4可截止，并且感测输出节点so与电源(vcci)节点之间的电连接可中断。结果，感测输出节点so的电压可由存储器单元的阈值电压改变。换言之，在第一感测评估周期teval1期间，感测输出节点so的电压可由存储器单元的阈值电压改变。在第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)期间，可将预验证电压施加到字线。因此，联接到包括在图14的类别a中的存储器单元的页缓冲器231的感测输出节点so的电压可快速地降低。另外，联接到包括在图14的类别b或c中的存储器单元的页缓冲器231的感测输出节点so的电压可平缓地降低或不会降低。

在第一感测评估周期teval1已关闭之后，第二感测信号sensing_n可被启用预定时间。因此，图12的第十一晶体管m11可导通预定时间。结果，存储单元2311的q节点(q)的电压可由感测输出节点so的电压确定。换言之，联接到包括在图14的类别a中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十二晶体管m12导通，因此将q节点(q)改变为高电平。另外，联接到包括在图14的类别b或c中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十二晶体管m12截止，因此将q节点(q)维持在低电平。

在第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)已完成之后，可执行位线恢复操作。当位线恢复操作开始时，第二预充电信号sa_prech_n被启用，并且第四晶体管m4导通。在第一感测操作期间已被确定为截止单元的图14的类别b和c中的存储器单元的情况下，由于当位线恢复操作开始时q节点(q)的电压处于低电平，所以第三晶体管m3导通。因此，在包括在图14的类别b和c中的存储器单元的情况下，在位线恢复操作期间，位线和感测输出节点再次电连接到电源(vcci)节点。与此不同，在在第一感测操作期间已被确定为导通单元的图14的类别a中的存储器单元的情况下，由于当位线恢复操作开始时q节点(q)的电压处于高电平，所以第三晶体管m3截止。因此，在包括在图14的类别a中的存储器单元的情况下，在位线恢复操作期间，位线和感测输出节点so与电源节点电断开，并且第七晶体管m7导通，以使得位线和感测输出节点so电连接到接地节点。结果，在包括在图14的类别a中的存储器单元的情况下，在位线恢复操作期间位线的电压保持在接地电压。如上所述，术语“擦除单元掩蔽操作”是指阻止电流流过擦除单元(即，已被确定为导通单元的存储器单元)的操作。

在位线恢复操作期间，字线的电压可从预读电压改变为目标读电压。因此，在第二感测操作期间，目标读电压可被施加到字线。

在位线恢复操作已完成之后，第二感测操作(感测2)可开始。当第二感测操作开始时，第二预充电信号sa_prech_n可转变为电源电压vcci。因此，第四晶体管m4可截止，并且感测输出节点so与电源(vcci)节点之间的电连接可中断。结果，感测输出节点so的电压可由存储器单元的阈值电压改变。换言之，在第二感测评估周期teval2期间，感测输出节点so的电压可由存储器单元的阈值电压改变。在第二感测操作期间，目标读电压可被施加到字线。结果，联接到包括在图14的类别b中的存储器单元的页缓冲器231的感测输出节点so的电压可快速地降低。另外，联接到包括在图14的类别c中的存储器单元的页缓冲器231的感测输出节点so的电压可平缓地降低或不会降低。

在第二感测评估周期teval2已关闭之后，第二感测信号sensing_n可被启用预定时间。因此，图12的第十一晶体管m11可导通预定时间。结果，存储单元2311的q节点(q)的电压可由感测输出节点so的电压确定。换言之，联接到包括在图14的类别b中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十二晶体管m12导通，因此将q节点(q)改变为高电平。另外，联接到包括在图14的类别c中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十二晶体管m12截止，因此将q节点(q)维持在低电平。

在第二感测操作期间，联接到包括在图14的类别a中的存储器单元的位线可保持在接地电压。因此，在第二感测操作期间，电流可不流过包括在图14的类别a中的存储器单元。因此，在第二感测操作期间，不会由包括在图14的类别a中的存储器单元导致源极线噪声。结果，可进一步改进第二感测操作的准确度。

图16是示出根据本公开的不同实施方式的页缓冲器231的图。图17是示出在图14所示的读操作期间图16的页缓冲器231的操作的时序图。

参照图16，页缓冲器231可通过位线联接到存储器单元mc，并且执行通过第一晶体管m1至第五晶体管m5将电荷从电源vcci充电到位线的位线预充电操作。第一晶体管m1可由第一感测信号pbsense控制，第二晶体管m2可由第一预充电信号sa_csoc控制，第三晶体管m3可由存储单元2311控制。第四晶体管m4可由第二预充电信号sa_prech_n控制，第五晶体管m5可由第二感测信号sa_sense控制。

页缓冲器231可包括具有第一反相器inv1和第二反相器inv2的存储单元2311。存储单元2311可通过经由q节点(q)使第三晶体管m3导通或截止来控制位线预充电操作。q禁止节点(qb)和q节点(q)可具有彼此反相的值。在存储器单元mc上的感测操作期间，感测输出节点so的电压可基于存储器单元mc的阈值电压来确定。存储单元2311可通过联接到感测输出节点so的第十三晶体管m13来存储存储器单元mc的阈值电压的感测结果。对于实施方式，第十三晶体管m13可以是n型mos晶体管。感测输出节点so可联接到第十三晶体管m13的栅极节点。因此，在存储器单元mc的阈值电压较低的情况下，在感测操作期间，感测输出节点so可转变为低电平，并且第十三晶体管m13可截止。在存储器单元mc的阈值电压较高的情况下，在感测操作期间，感测输出节点so可转变为高电平，并且第十三晶体管m13可导通。

参照图17，在位线预充电操作期间，第一晶体管m1至第七晶体管m7可按照与图11所示的实施方式类似的方式操作。这里，q节点(q)的电压可被设定为接地电压。

在位线预充电操作已执行之后，第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)可开始。在位线预充电操作和第一感测操作期间，预读电压可被施加到字线。当第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)开始时，第二预充电信号sa_prech_n可转变为电源电压vcci。因此，第四晶体管m4可截止，并且感测输出节点so与电源(vcci)节点之间的电连接可中断。结果，感测输出节点so的电压可由存储器单元的阈值电压改变。换言之，在第一感测评估周期teval1期间，感测输出节点so的电压可由存储器单元的阈值电压改变。例如，联接到包括在图14的类别a中的存储器单元的页缓冲器231的感测输出节点so的电压可快速地降低。另外，联接到包括在图14的类别b或c中的存储器单元的页缓冲器231的感测输出节点so的电压可平缓地降低或者不会降低。

在第一感测评估周期teval1已关闭之后，第二感测信号sa_sense可被停用。第五晶体管m5可通过第二感测信号sa_sense的停用而截止。结果，感测输出节点so与位线之间的电连接可中断。换言之，感测输出节点so可浮置。即，在第一感测评估周期teval1已关闭之后，感测输出节点so的电压可保持在预定值，而不管存储器单元的阈值电压如何。

在第二感测信号sa_sense已停用之后，第一放电信号sa_disch可被停用预定时间。结果，第六晶体管m6可截止。在第六晶体管m6通过第一放电信号sa_disch的停用而截止的同时，第二重置信号rst2可被启用预定时间。图16的第十五晶体管m15可通过第二重置信号rst2的启用而导通，以使得q节点(q)的电压可转变为高电平。即使当q节点(q)的电压转变为高电平并且第七晶体管m7导通时，由于第六晶体管m6保持截止，所以列感测输出节点cso与接地节点之间的电连接保持断开。

在第二重置信号rst2已停用之后，第三感测信号sensing_p可被启用预定时间。通过第三感测信号sensing_p的启用，图16的第十四晶体管m14可被启用预定时间。结果，存储单元2311的q节点(q)的电压可由感测输出节点so的电压确定。换言之，联接到包括在图14的类别a中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十四晶体管m14截止，因此将q节点(q)的电压维持在高电平。另外，联接到包括在图14的类别b或c中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十四晶体管m14导通，因此将q节点(q)的电压改变为低电平。

在第一感测和擦除单元掩蔽操作(感测1和擦除单元掩蔽)已完成之后，可执行位线恢复操作。当位线恢复操作开始时，第二预充电信号sa_prech_n可被启用，并且第四晶体管m4可导通。这里，在第一感测操作期间已被确定为截止单元的图14的类别b和c中的存储器单元的情况下，由于当位线恢复操作开始时q节点(q)的电压处于低电平，所以第三晶体管m3导通。因此，在包括在图14的类别b和c中的存储器单元的情况下，在位线恢复操作期间，位线和感测输出节点再次电连接到电源(vcci)节点。与此不同，在第一感测操作期间已被确定为导通单元的图14的类别a中的存储器单元的情况下，由于当位线恢复操作开始时q节点(q)的电压处于高电平，所以第三晶体管m3截止。因此，在包括在图14的类别a中的存储器单元的情况下，在位线恢复操作期间，位线和感测输出节点so与电源节点电断开，并且第七晶体管m7导通，以使得位线和感测输出节点so电连接到接地节点。结果，在包括在图14的类别a中的存储器单元的情况下，在位线恢复操作期间位线的电压保持在接地电压。换言之，作为第一感测操作的结果，可同时执行擦除单元掩蔽操作。术语“擦除单元掩蔽操作”是指阻止电流流过擦除单元(即，已被确定为导通单元的存储器单元)的操作。

在位线恢复操作期间，字线的电压可从预读电压改变为目标读电压。因此，在第二感测操作期间，目标读电压可被施加到字线。

在位线恢复操作已完成之后，第二感测操作(感测2)可开始。当第二感测操作开始时，第二预充电信号sa_prech_n可转变为电源电压vcci。因此，第四晶体管m4可截止，并且感测输出节点so与电源(vcci)节点之间的电连接可中断。结果，感测输出节点so的电压可由存储器单元的阈值电压改变。换言之，在第二感测评估周期teval2期间，感测输出节点so的电压可由存储器单元的阈值电压改变。例如，联接到包括在图14的类别b中的存储器单元的页缓冲器231的感测输出节点so的电压可快速地降低。另外，联接到包括在图14的类别c中的存储器单元的页缓冲器231的感测输出节点so的电压可平缓地降低或者不会降低。

在第二感测评估周期teval2已关闭之后，第二感测信号sa_sense可被停用。第五晶体管m5可通过第二感测信号sa_sense的停用而截止。结果，感测输出节点so与位线之间的电连接可中断。即，在第一感测评估周期teval1已关闭之后，感测输出节点so的电压可保持在预定值，而不管存储器单元的阈值电压如何。换言之，感测输出节点so可电浮置。

在第二感测信号sa_sense已停用之后，第一放电信号sa_disch可被停用预定时间。结果，第六晶体管m6可截止。在第六晶体管m6通过第一放电信号sa_disch的停用而截止的同时，第二重置信号rst2可被激活预定时间。图15的第十五晶体管m15可通过第二重置信号rst2的启用而导通，以使得q节点(q)的电压可转变为高电平。即使当q节点(q)的电压转变为高电平并且第七晶体管m7导通时，由于第六晶体管m6保持截止，所以列感测输出节点cso与接地节点之间的电连接保持断开。

在第二重置信号rst2已停用之后，第三感测信号sensing_p可被启用预定时间。图16的第十四晶体管m14可通过第三感测信号sensing_p的启用而导通预定时间。结果，存储单元2311的q节点(q)的电压可由感测输出节点so的电压确定。换言之，联接到包括在图14的类别a中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十四晶体管m14截止，因此将q节点(q)的电压维持在高电平。另外，联接到包括在图14的类别c中的存储器单元的页缓冲器231的感测输出节点so的电压可使第十四晶体管m14导通，因此将q节点(q)改变为低电平。

在第二感测操作已完成之后，在包括在图14的类别a或b中的存储器单元的情况下，存储单元2311的q节点(q)的电压可具有较高的值，在包括在图14的类别c中的存储器单元的情况下，q节点(q)的电压可具有较低的值。

在第二感测操作期间，联接到包括在图14的类别a中的存储器单元的位线可保持在接地电压。因此，在第二感测操作期间，电流不会流过包括在图14的类别a中的存储器单元。因此，在第二感测操作期间，包括在图14的类别a中的存储器单元不会导致源极线噪声。结果，可进一步改进第二感测操作的准确度。

图18是示出包括图2所示的存储器装置1100的存储器系统30000的实施方式的图。

参照图18，存储器系统30000可被具体实现在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储器系统30000可包括存储器装置1100以及被配置为控制存储器装置1100的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作或读操作)。

可在存储控制器1200的控制下通过显示器3200输出编程在存储器装置1100中的数据。

无线电收发器3300可通过天线ant来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ant接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可对处理器3100所处理的信号进行编程，并将所编程的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ant将所改变的无线电信号发送到外部装置。输入装置3400可用于向处理器3100中输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可通过诸如触摸板、计算机鼠标、键区和/或键盘的指点装置来具体实现。处理器3100可控制显示器3200的操作，使得通过显示器3200输出从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据。

在实施方式中，存储控制器1200能够控制存储器装置1100的操作，并且可被具体实现为处理器3100的一部分或者与处理器3100分开提供的芯片。

图19是示出包括图2所示的存储器装置1100的存储器系统40000的实施方式的图。

参照图19，存储器系统40000可被具体实现在个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中。

存储器系统40000可包括存储器装置1100以及被配置为控制存储器装置1100的数据处理操作的存储控制器1200。

根据从输入装置4200输入到处理器4100的数据，处理器4100可通过显示器4300来输出存储在存储器装置1100中的数据。例如，输入装置4200可通过诸如触摸板、计算机鼠标、键区和/或键盘的指点装置来具体实现。

处理器4100可控制存储器系统40000的总体操作并且控制存储控制器1200的操作。在实施方式中，存储控制器1200能够控制存储器装置1100的操作并且可被具体实现为处理器4100的一部分或者与处理器4100分开提供的芯片。

图20是示出包括图2所示的存储器装置1100的存储器系统50000的实施方式的图。

参照图20，存储器系统50000可被具体实现在图像处理装置中，例如数字相机、具有数字相机的便携式电话、具有数字相机的智能电话或者具有数字相机的平板pc。

存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。

存储器系统50000的图像传感器5200可将光学图像转换为数字信号。数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，数字信号可通过显示器5300输出或者经由存储控制器1200存储在存储器装置1100中。存储在存储器装置1100中的数据可在处理器5100和/或存储控制器1200的控制下输出到显示器5300。

在实施方式中，存储控制器1200能够控制存储器装置1100的操作并且可被具体实现为处理器5100的一部分或者与处理器5100分开提供的芯片。

图21是示出包括图2所示的存储器装置1100的存储器系统70000的实施方式的图。

参照图21，存储器系统70000可被具体实现在存储卡或智能卡中。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。

存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但是不限于此。

卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。在实施方式中，卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)usb协议。这里，卡接口7100可以指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。

当存储器系统70000连接到诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。

本公开的各种实施方式可在存储器装置的感测操作期间减少源极线的噪声，因此改进了存储器装置的读操作或验证操作的可靠性。

尽管本文采用了特定术语来描述所呈现的实施方式，但是其仅在一般和描述性意义上使用并解释，不应被解释为限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请时起，除非另外明确地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如以下权利要求书中所阐述的本公开的精神和范围的情况下，可对所呈现的实施方式进行形式和细节上的各种改变。