本公开涉及存储器系统，且具体地说尽管不是排他地，一次可编程(OTP)的非易失性存储器系统。
背景技术：
在电子电路中，在IC实施方案中需要进行数据存储。此类机构的使用例子例如但不限于是打算将电路调节到最佳性能的装置ID的存储、制造数据如批号或装置特有的测试结果的存储。所述例子还可使得能够在生产之后通过在产品测试期间修改某些控制特性来改变产品特性。
数据可被确定和存储一次且之后可被多次使用。即使在已经持续较长时间段没有对电子电路进行有效供电之后，数据仍将可用。这种数据存储功能性被称为非易失性存储器(NVM)。NVM通常使用基于MOS的平台来制造。
技术实现要素：
根据本公开的第一方面，提供一种存储器系统，包括：
存储器单元，其包括：
多晶硅熔丝电阻器；以及
双极结晶体管，其具有集电极-发射极沟道和基极端；
其中所述双极结晶体管的所述集电极-发射极沟道与所述多晶硅熔丝电阻器串联连接在电源电压端与接地端之间；且
所述双极结晶体管的所述基极端被配置成接收晶体管控制信号以选择性地控制通过所述多晶硅熔丝电阻器的电流流动。
在一个或多个实施例中，双极结晶体管被配置成选择性地控制通过多晶硅熔丝电阻器的写入电流。写入电流可足够大以使多晶硅熔丝电阻器的状态从初始电阻状态改变为变更电阻状态。
在一个或多个实施例中，多晶硅熔丝电阻器和双极结晶体管可设置为相同集成电路的一部分。多晶硅熔丝电阻器和双极结晶体管可设置在相同衬底上。
在一个或多个实施例中，存储器系统进一步包括感测电路，所述感测电路包括电压比较器，所述电压比较器具有比较器输入端、比较器参考端和读出端。比较器输入端可耦合到存储器单元的单元节点，使得所述单元节点处的电压指示在多晶硅熔丝电阻器两端下降的电压。比较器参考端可能够连接到参考电压。读出端可被配置成响应于比较器输入端处的电压与比较器参考端处的电压之间的差而提供读出信号，使得所述读出信号表示多晶硅熔丝电阻器的电阻状态。
在一个或多个实施例中，电压比较器包括双极晶体管差分对。
在一个或多个实施例中，电压比较器、多晶硅熔丝电阻器和双极结晶体管设置在相同衬底上。
在一个或多个实施例中，存储器系统进一步包括共用参考单元，所述共用参考单元包括：参考电源端，其连接到存储器单元的电源电压端；参考单元接地端，其连接到存储器单元的接地端；多个参考多晶硅熔丝电阻器，其在参考电源端与参考单元接地端之间彼此串联连接；以及参考电压端，其连接到电压比较器的比较器参考端且被配置成提供一电压，所述电压表示在多个参考多晶硅熔丝电阻器两端下降的电压。
在一个或多个实施例中，存储器系统进一步包括用于提供晶体管控制信号的逻辑门。逻辑门可以是“或非”门。
在一个或多个实施例中，逻辑门包括：晶体管，其具有导电沟道和控制端；输入端，其连接到晶体管的控制端；限流电阻器；以及输出端，其用于提供晶体管控制信号。晶体管的导电沟道与限流电阻器可串联连接在逻辑门电源端与输出端之间。
在一个或多个实施例中，存储器系统进一步包括读取电路，其中所述读取电路包括：单元电流端，其能够连接到电流源以在读取模式期间传导读取电流；单元探测端，其用于提供指示在多晶硅熔丝电阻器两端下降的电压的信号；第一读取开关，其连接在(i)多晶硅熔丝电阻器与(ii)单元探测端之间以便根据读取输入信号而将多晶硅熔丝电阻器选择性地连接到单元探测端；以及第二读取开关，其连接在(i)多晶硅熔丝电阻器与(ii)单元电流端之间以便根据读取输入信号而将多晶硅熔丝电阻器选择性地连接到单元电流端。
在一个或多个实施例中，存储器系统在BICMOS平台上实施。BICMOS平台可具有小于0.5um的特征大小。
可提供包括本文中所公开的任何存储器系统的集成电路。
虽然本公开容许各种修改和替代形式，但是已经借助于例子在图式中示出其特殊性且将进行详细描述。然而，应理解，超出所描述的特定实施例的其它实施例也是可能的。也涵盖落入所附权利要求书的精神和范畴内的所有修改、等效物和替代实施例。
以上论述并不旨在表示当前或将来权利要求集的范围范畴内的每一例子实施例或每一实施方案。附图和之后的具体实施方式还例示了各种例子实施例。结合图式并考虑以下具体实施方式可更全面地理解各种例子实施例。
附图说明
现将仅借助于例子参考附图描述一个或多个实施例，在附图中：
图1示出存储器系统的例子实施例；且
图2是能够接通图1的BJT的“或非”门的例子图示。
具体实施方式
图1示出包括存储器单元102的存储器系统100的例子实施例。存储器单元102包括多晶硅熔丝电阻器104和双极结晶体管(BJT)106，所述双极结晶体管106具有集电极-发射极沟道108和基极端110。BJT106在此例子中为NPN晶体管。BJT106的集电极-发射极沟道108在电源电压端112与接地端114之间与多晶硅熔丝电阻器104串联连接。在此例子实施例中，多晶硅熔丝电阻器104连接到电源电压端112，且BJT106连接到接地端114。然而，技术人员应了解，在不丧失功能性的情况下可实现相反的情形。还应了解，在不丧失功能性的情况下，其他组件可在电源电压端112与接地端114之间与多晶硅熔丝电阻器104和BJT106耦合在一起。BJT106的基极端110被配置成接收晶体管控制信号116。
多晶硅熔丝电阻器104可包括多晶硅材料件。多晶硅熔丝电阻器104可表征为某些尺寸，例如层厚度、线宽度和线长度。可在线长度两端限定两个端，从而在其间形成电阻器。虽然层厚度在给定IC制造过程中通常是预限定值，但是线宽度和线长度可被选择成使得多晶硅熔丝电阻器104的两个端之间产生特定初始电阻Ri。
当在多晶硅熔丝电阻器的长度两端施加某一电压Vwrite时，多晶硅材料的电阻性质使写入电流流动。写入电流的量值和持续时间是使得电阻性多晶硅材料加热至足以在多晶硅材料中形成空隙的温度。空隙使多晶硅熔丝电阻器104的有效电阻从初始电阻值Ri改变为高得多的值；例如，Rp＝A*Ri，其中A服从统计分布。统计数据可以是使得A将足够肯定地大于Amin，其中Amin＞＞1。Amin的实际值介于10或更高的范围内并取决于各种参数，包括多晶硅熔丝电阻器104的尺寸以及施加电压Vwrite的量值和持续时间。
多晶硅熔丝电阻器104可因此处于以下两种状态中的一种下：(i)初始电阻状态，包括电阻值Ri；或(ii)变更电阻状态，包括变更电阻A*Ri，其中A＞Amin。这两种状态可表示一个信息位。通过施加写入电压Vwrite而使多晶硅熔丝电阻器104的电阻从初始电阻Ri变更为电阻A*Ri，A＞Amin的所描述的过程将被称为将存储器单元102的存储器位从逻辑值0写入(或编程)为逻辑值1。在写入期间施加的电流将被称为写入电流。
多晶硅熔丝电阻器104的选定物理大小是使得在很少伏的适度电源电压的情况下需要大约数十mA的较大写入电流，从而在多晶硅熔丝电阻器104中产生足够热量以写入逻辑值1。
多晶硅熔丝电阻器104的改变的性质，包括增加的电阻可保持在所述状态下，只要多晶硅材料不会再次经受类似于在位的写入期间存在的温度的高温即可。在此条件下，多晶硅熔丝电阻器104被称为一次可编程(OTP)。所述状态可保持不变，即使当存储器系统100中不存在电源电压时也不变。
在图1的例子实施例中，BJT106可选择性地控制写入电流通过多晶硅熔丝电阻器104的流动，其中所述写入电流足够大以使多晶硅熔丝电阻器104的状态从初始电阻状态改变为变更电阻状态，从而启用和禁用存储器单元102的写入模式。
为了启用存储器单元102的写入模式，晶体管控制信号116对BJT106的基极端110施加足够的基极电流以接通BJT 106。以足够高到使得BJT 106进入饱和区的基极电流为例，其中较大电流可流动通过BJT 106的集电极-发射极沟道108，且集电极-发射极电压等于饱和电压Vce(饱和)。饱和电压值取决于BJT 106装置过程参数且可大约为十分之一伏。因此，在写入模式期间，高写入电流流动在多晶硅熔丝电阻器104的两端提供相对高的电压(这是由于BJT 106两端相对低的电压降所致)。以此方式，当BJT 106接通时，高电压(Vwrite)在多晶硅熔丝电阻器104两端下降，从而致使电流流动通过集电极-发射极沟道108，所述电流具有使其足以被看作多晶硅熔丝电阻器104的写入电流的量值。
为了禁用写入模式，施加到BJT 106的基极端110的晶体管控制信号116是使得BJT106被切断。举例来说，BJT 106并不进入饱和区且零位电流或可略电流中的任一个流动通过BJT 106，例如量值小于当BJT 106接通时流动的写入电流的至少一个数量级或几个数量级的电流。
BJT 106装置大小可被选择成刚好足够大以处置写入多晶硅熔丝电阻器104所需的写入电流密度而在短暂写入时间期间不会破坏BJT 106本身。对于在所需写入电流下的类似低漏源极电压，NMOS晶体管的面积将需要比BJT 106装置的面积大得多。在32位以及写入期间电源电压受限的一个特定实施例中，当使用MOS时估计的面积会增加大约50％。如果使用更高写入电源电压，那么此数字甚至会更显著，在此情况下BJT 106可以是2至4倍小。因此，有利地，使用BJT 106代替NMOS晶体管可使得存储器系统100能够在上面实施有存储器系统100的IC上占用更小面积。
技术人员可预期在具有多晶硅熔丝电阻器的电路中使用MOS晶体管。然而，由于切换多晶硅熔丝电阻器所必需的高写入电流所需的MOS晶体管的大小相对较大，因此技术人员可改为使用不同形式的OTP存储器。这是因为使用MOS晶体管来切换多晶硅熔丝电阻器所需的高写入电流会产生大而昂贵的存储器系统。出人意料地，使用如本文中所描述的BJT 106可实现以相对低的成本使用多晶硅熔丝电阻器104和紧凑型OTP存储器系统。
当启用写入模式时，在存储器单元102的电源电压端112处提供写入电源电压，使得在多晶硅熔丝电阻器104的两端存在写入电压Vwrite。在此例子中，写入电源电压由外部电压源(未示出，但其将连接到VDD_OTP)提供，所述外部电压源可选择性地连接到电源电压端112。在以下两种情况下都启用写入模式：(i)已连接外部电压源，使得多晶硅熔丝电阻器104的两端存在Vwrite，和(ii)经由晶体管控制信号116接通BJT 106；否则禁用写入模式。可提供一个或多个触针以实现将外部电压源连接到电源电压端112。示例写入电源电压为2.5V。在其它实施例中，写入电源电压可等于系统电源电压VIO或从系统电源电压VIO导出。
晶体管控制信号116可由逻辑门118提供。在图1的示例实施例中，逻辑门118是具有选择输入端120和写入输入端122的“或非”门。“或非”门的输出端是连接到BJT 106的基极端110的晶体管控制端124。选择输入端120被配置成接收表示是否(从多个存储器单元)选择存储器单元102以用于寻址的选择位信号(select_bit_n)。写入输入端122被配置成接收表示存储器单元102是否将被写入逻辑值1的写入位信号(write_bit_n)。在此例子中，如果存储器单元102待寻址，那么选择位信号(select_bit_n)应被设定为逻辑0，且如果存储器单元102不被寻址，则选择位信号应被设定为逻辑1。类似地，写入位信号(write_bit_n)应在存储器单元102将被写入逻辑1时被设定为逻辑0，并在存储器单元102不会被写入逻辑1时被设定为逻辑1。“或非”门可由系统电源电压VIO供电。
当“或非”门针对选择位信号(select_bit_n)和写入位信号(write_bit_n)中的两个接收逻辑低信号时，“或非”门的晶体管控制端124将逻辑高晶体管控制信号116提供到BJT 106的基极端110。这将对BJT 106施加基极电流，使得BJT 106可进入饱和区且写入模式被启用。写入电流接着可从电源电压端112流动通过BJT 106的多晶硅熔丝电阻器104和集电极-发射极沟道108到达接地端114。写入电流将增加多晶硅熔丝电阻器104的电阻并使其状态从初始电阻状态改变为变更电阻状态。存储器单元102的存储器位由此被写入逻辑值1。
当“或非”门针对选择位信号(select_bit_n)和写入位信号(write_bit_n)中的任一个或两个接收逻辑高时，“或非”门的晶体管控制端124将逻辑低晶体管控制信号116提供到BJT 106的基极端110。BJT 106将会断开，写入电流将不会流动通过BJT 106或多晶硅熔丝电阻器104，且存储器单元102的写入模式将不会被启用。存储器单元102的存储器位的状态因此将不会变更。
晶体管控制信号提供高基极电流以接通BJT 106，从而启用写入模式。如将参考图2所论述，逻辑门118可具有足够低的阻抗，使得其可将能够接通BJT 106并启用写入模式的基极电流提供到BJT 106的基极端110。
图2是能够接通图1的BJT的“或非”门218的例子图示。“或非”门包括如关于图1的“或非”门所描述的用以接收选择位信号(select_bit_n)和写入位信号(write_bit_n)的选择输入端220和写入输入端222。“或非”门还包括晶体管控制端224作为用于提供图1的晶体管控制信号的输出端。在“或非”门内部，第一p沟道晶体管201和第二p沟道晶体管203的导电沟道串联连接在“或非”电源端205与限流电阻器207之间。第一n沟道晶体管209的导电沟道连接在限流电阻器207与“或非”接地端211之间。第二n沟道晶体管213的导电沟道与第一n沟道晶体管209的导电沟道并联连接。保护电阻器215也与两个n沟道晶体管209、213的导电沟道并联连接。“或非”门的输出端是晶体管控制端224并连接到形成于第一n沟道晶体管209与限流电阻器207之间的节点217。选择输入端220连接到第一p沟道晶体管201的控制端和第一n沟道晶体管209的控制端。写入输入端222连接到第二p沟道晶体管203的控制端和第二n沟道晶体管213的控制端。在此例子中，两个p沟道晶体管201、203和两个n沟道晶体管209、213是场效应晶体管(FET)，且因此控制端是栅极端且导电沟道形成于每个晶体管的源极与漏极之间。
当逻辑0提供到选择输入端220和写入输入端222时，第一p沟道晶体管201和第二p沟道晶体管203将会接通，从而在“或非”电源端205与晶体管控制端224之间提供低阻路径。这使得能够在晶体管控制端224处提供高电流，例如足够高以接通图1的存储器单元的BJT的电流。两个p沟道电阻器201、203的尺寸应足够大以能够传导高电流。限流电阻器207可被选择来限制可在晶体管控制端224处提供的最大电流。可能希望限制提供到图1的BJT的基极端的基极电流，当BJT深度饱和时尤其希望如此。
具体地说，图2的“或非”门218不同于标准“或非”门，在于p沟道晶体管201和203足够大以将基极电流提供到BJT 106。同时，可通过限制p沟道晶体管201和203的尺寸和/或通过提供限流电阻器207来限制电流(以防止不必要的电流消耗)。因此在选择p沟道晶体管201和203的尺寸以及限流电阻器207的电阻值时提供了自由度。此自由度为根据由例如可用电源电压和操作温度等过程装置参数分布和环境变量确定的特定要求设定BJT 106的基极电流限值提供了灵活性。
当将逻辑1提供到选择输入端220和写入输入端222中的任一个或两个时，第一p沟道晶体管201和第二p沟道晶体管203中的至少一个将被切断。高阻路径将存在于“或非”电源端205与晶体管控制端224之间。第一n沟道晶体管209和第二n沟道晶体管213中的至少一个将会接通，从而在晶体管控制端224与“或非”接地端211之间提供低阻路径。因此将在晶体管控制端224处提供零位电流或可略电流。
当“或非”门218在图1的实施例中实施时，“或非”接地端211连接到存储器单元的接地端且晶体管控制端224连接到BJT的基极端。例如当BJT的集电极处存在高压时，保护性电阻器215为BJT提供保护。施加到“或非”电源端205的电压可从系统电源电压VIO导出或可由单独电压源提供。
更一般化地，存储器系统可包括逻辑门，所述逻辑门包括：(i)具有导电沟道和控制端的晶体管(例如第一p沟道晶体管201或第二p沟道晶体管203)；(ii)连接到晶体管的控制端的输入端(例如选择输入端220或写入输入端222)；(iii)限流电阻器207；以及(iv)用于提供晶体管控制信号的输出端224。其中晶体管的导电沟道与限流电阻器串联连接在“或非”电源端205与输出端224之间。在图2的例子中，逻辑门具有第一晶体管201和第二晶体管203，其中第一晶体管201的第一控制端连接到第一输入端220，第二晶体管203的第二控制端连接到第二输入端222，且第一晶体管的第一导电沟道、第二晶体管的第二导电沟道与限流电阻器串联连接在“或非”电源端205与输出端224之间。
返回到图1，在此实施例中，存储器单元102进一步包括读取电路，所述读取电路包括开关电路、读取输入端134、单元探测端140和单元电流端136。单元电流端136能够连接到电流源156以在读取模式期间传导读取电流(Iread)。读取电路的功能是通过响应于施加到读取输入端134的读取输入信号(read_bit_n)切换通过多晶硅熔丝电阻器104的读取电流(Iread)来启用读取模式。以此方式，可通过测量单元探测端140处的读取电压Vread来读出多晶硅熔丝电阻器104的电阻或状态(存储器单元102的存储器位的状态)。在读取模式期间不启用写入模式，也就是说BJT 106是断开的。类似地，在写入模式期间不启用读取模式。
读取电流(Iread)比写入电流小得多，且可大约为数十uA(微安培)。读取电流(Iread)应足够小以便不会由于电阻性加热而变更多晶硅熔丝电阻器104的物理性质。也就是说，当读取模式激活时，读取电流(Iread)不应改变多晶硅熔丝电阻器104的状态。
在此实施例中，读取电路的开关电路包括读取n沟道晶体管126、读取p沟道晶体管128、第一逆变器130和第二逆变器132。读取n沟道晶体管126和读取p沟道晶体管是第一读取开关和第二读取开关的例子。单元节点138被限定为BJT 106的多晶硅熔丝电阻器104与集电极-发射极沟道108之间的节点。读取n沟道晶体管126的导电沟道连接在单元节点138与单元电流端136之间。单元电流端136能够连接到电流源156。以此方式，读取n沟道晶体管126可根据读取输入信号(read_bit_n)而将多晶硅熔丝电阻器104选择性地连接到单元电流端136。读取p沟道晶体管128的导电沟道连接在单元节点138与单元探测端140之间以便根据读取输入信号(read_bit_n)将多晶硅熔丝电阻器104选择性地连接到单元探测端140。
第一逆变器130连接在读取输入端134与读取n沟道晶体管126的控制端之间。第二逆变器132连接在第一逆变器130与读取p沟道晶体管128的控制端之间。第一和第二逆变器确保正确极性的控制信号响应于在读取输入端134处接收的读取输入信号(read_bit_n)而施加到读取n沟道晶体管126和读取p沟道晶体管128的控制端。
为了启用存储器系统100的读取模式，经由读取输入信号(read_bit_n)将逻辑0提供到读取输入端134，所述读取输入信号用以接通(闭合)读取n沟道晶体管126和读取p沟道晶体管128两个。电流源156耦合到单元电流端136，使得较小读取电流(Iread)可流动通过多晶硅熔丝电阻器104以及读取n沟道晶体管126的导电沟道。通过存储器单元102的多晶硅熔丝电阻器104操控读取电流(Iread)。多晶硅熔丝电阻器104可被预先写入/编程，也就是说其可处于以下两种状态中的任一种下：(i)表示逻辑值0的初始电阻性状态；或(ii)表示逻辑值1的变更电阻性状态。在此例子中，读取电源电压Vrs从系统电源电压VIO导出并被施加到存储器单元102的电源电压端112以使得电流源能够拉动读取电流(Iread)通过多晶硅熔丝电阻器104。在替代实施例中，读取电源电压Vrs可由外部电压源提供。读取电源电压Vrs可以是约1.2V。在读取p沟道晶体管128闭合的情况下，单元探测端140耦合到单元节点138。在单元探测端140处测量的读取电压Vread因此将表示在多晶硅熔丝电阻器104两端下降的电压。电压降等于以下中的任一个：(i)当多晶硅熔丝电阻器104处于初始电阻状态时为Iread*Ri；或(ii)当多晶硅熔丝电阻器104处于变更电阻状态时为Iread*A*Ri。因此，Vread将表示多晶硅熔丝电阻器104的状态。可通过测量单元探测端140处的Vread来读出多晶硅熔丝电阻器104的状态(存储器单元102的存储器位的状态)。
在此实施例中，单元保护电阻器141与多晶硅熔丝电阻器104并联设置。这是为了在处于变更电阻状态的多晶硅熔丝电阻器104的电阻接近开路等效电阻的情况下(A过高且可能逼近无穷大)保护存储器单元102。在此情况下，单元保护电阻器141将防止单元节点138处的电压下降到接近0V。单元保护电阻器的电阻可大约为5千欧。
在此实施例中，存储器系统100还包括感测电路142，所述感测电路142用于测量存储器单元102的单元探测端140处的读取电压Vread。感测电路142通过以下方式测量单元探测端140处的Vread：将单元探测端140处的Vread与参考电压Vref(图1中的Vcomp_plus_ref)比较并提供具有表示Vread、且因此表示多晶硅熔丝电阻器104的状态的逻辑值的读出信号Dout。
感测电路142包括电压比较器144，所述电压比较器144具有：连接到单元探测端140的比较器输入端146；比较器参考端148；以及读出端150。感测电路142进一步包括感测接地端152，以及用于将电流源156连接到存储器单元102的单元电流端136的感测电流端154。
电压比较器144可将比较器输入端146处的电压与比较器参考端148处的电压比较。当启用读取模式时，连接到单元探测端140的比较器输入端146处的电压是读取电压Vread。比较器参考端148可接收参考电压Vref，使得电压比较器144的读出端150处的读出信号Dour表示Vread是否大于参考电压Vref。如下文所论述，这表示多晶硅熔丝电阻器104的状态。举例来说，参考电压Vref可具有非常类似于介于[Vrs-Iread*Ri]与[Vrs-Iread*Amin*Ri]中心的值的电压，使得读出信号Dout在多晶硅熔丝电阻器104处于变更电阻状态时具有逻辑值1且在多晶硅熔丝电阻器104处于初始电阻状态时具有逻辑值0。可替换的是，参考电压Vref可以是约在当多晶硅熔丝电阻器处于初始电阻状态时的Vread值与当多晶硅熔丝电阻器104处于变更电阻状态时的Vread值之间的中间值。以此方式，取决于多晶硅熔丝电阻器104的状态，比较器输入端146处的探测电压将明显大于或小于比较器参考端148处存在的参考电压Vref。
将比较器输入端146处的Vread与比较器参考端148处的Vref比较以提供表示多晶硅熔丝电阻器104的状态的读出信号Dout的行为被指示为执行存储器单元102的1存储器位(的信息)的读出。如果多晶硅熔丝电阻器104的检测电阻在某一阈值以下，那么读出端150处的读出信号Dout的读出值是逻辑值0(存储器位未编程/未写入)。如果多晶硅熔丝电阻器104的检测电阻在某一阈值以上，那么读出值是逻辑值1(存储器位已编程/已写入)。存储器单元102的感测电路142和读取电路可进行操作，操作方式为使得多晶硅熔丝电阻器104不会被加热到在先前所描述的写入模式期间存在的温度。
在一些实施例中，电压比较器144包括NPN(或PNP)BJT装置，包括双极晶体管差分对。举例来说，电压比较器144可包括双极晶体管差分对。比较器失调电压标准差的例子目标最大值大约为1mV。当在比较器输入级中使用NMOS或PMOS晶体管代替NPN(或PNP)BJT时，MOS装置的面积针对类似低失调电压需要比双极装置的面积大得多以提供在存储器单元102的读出期间所需的操作电源电流。
当启用存储器系统100的读取模式时，感测电路142可与存储器单元102的读取电路组合以在读出端150处提供具有表示多晶硅熔丝电阻器104的状态的逻辑值的读出信号Dout，所述读出信号Dout表示存储器单元102的存储器位的逻辑值。
在此例子中，感测电路142包括连接在感测电流端154与感测接地端152之间的电流源156。在此情况下，感测电流端154可连接到单元电流端136以将电流源功能性提供到存储器单元102的读取电路。感测接地端152还可连接到存储器单元102的接地端114。
电压比较器144由比较器电源电压供电，且所述比较器电源电压可从如图1所示的系统电源电压VIO导出或等于所述系统电源电压VIO，或者可由单独电压源提供。
在一个或多个实施例中，可存在以并联方式操作的多个感测电路(即，多个比较器和相同多个电流源)。这允许与感测电路142相同数目的多个位/存储器单元102的并联读出操作。此类多个数目的位/存储器单元102包括存储字节或存储字。这在图1中所指示，其可包括8个比较器和8个电流源的例子(由脚本<7∶0>所指示)。在这种情况下，比较器输入端146中的每一个连接到多个存储器单元102中的每一个的单元探测端140中的每一个。类似地，电流源156中的每一个可连接到多个存储器单元102中的每一个的单元电流端136中的每一个。感测电路142和存储器单元102的数目可为8，由此形成8位存储字节或存储字。可替换的是，感测电路142和存储器单元102的数目可为12，由此形成例如12位存储字节或存储字。
此外，在一个或多个实施例中，多个感测电路142中的每一个可连接到类似于图1的存储器单元102的多个存储器单元。在这种情况下，多个比较器输入端146中的每一个连接到多个存储器单元中的每一个的单元探测端140。类似地，多个电流源156中的每一个可连接到多个存储器单元中的每一个的单元电流端136。多个存储器单元可例如是4个存储器单元，或根据需要为更多个存储器单元。所述数目潜在地可能会受到所需操作速度的限制。
在图1的实施例中，存储器系统100还包括共用参考单元158，所述共用参考单元158用于将参考电压Vref(图1中的Vcomp_plus_ref)提供到感测电路142的电压比较器144的比较器参考端148。共用参考单元158在参考电压端160处提供参考电压Vref。响应于在第二读取输入端162处接收的读取输入信号(read_n)而提供参考电压Vref。在宣称在存储器单元102的读取输入端134处接收的多个读取输入信号(read_bit_n)中的任一个的同时宣称此读取输入信号(read_n)。从串联连接且各自在名义上等同于存储器单元102的多晶硅熔丝电阻器104的多个参考多晶硅熔丝电阻器164导出参考电压Vref。多个参考多晶硅熔丝电阻器164中的每一个处于初始电阻状态。也就是说，其尚未被写入或暴露于与写入电流类似量值的电流，或暴露于与在写入过程期间存在的温度类似的温度。
通过多个(整数数目的Nref)参考多晶硅熔丝电阻器164操控参考读取电流。参考读取电流类似于读取电流(Iread)。多个参考多晶硅熔丝电阻器164中的每一个可与存储器单元102的多晶硅熔丝电阻器104具有相同类型、尺寸和布局。这可降低/最小化多晶硅熔丝电阻器制造过程变化的影响，原因是其针对给定制造晶片上的所有多晶硅熔丝电阻器可大致相等。
电压比较器144区分未编程多晶硅熔丝电阻器104的电阻值(与标称值Ri)以及已编程多晶硅熔丝电阻器104的电阻值(与最小值Amin*Ri)。Nref可被选择成使得Ri＜Nref*Ri＜Amin*Ri。因此，在多个参考多晶硅熔丝电阻器164两端下降的电压处于以下两个电压之间：(i)在处于初始电阻状态的多晶硅熔丝电阻器104(未编程)两端下降的电压；和(ii)在处于变更电阻状态的多晶硅熔丝电阻器104(已编程)两端下降的电压。Nref可进一步被选择成使得Nref-1等于Amin-Nref。在此情况下，在处于初始电阻状态的多晶硅熔丝电阻器104两端下降的电压与在多个参考多晶硅熔丝电阻器164两端下降的电压之间的差约等于在处于变更电阻状态的多晶硅熔丝电阻器104两端下降的最小电压(当电阻等于Amin*Ri时)与在多个参考多晶硅熔丝电阻器164两端下降的电压之间的差。这意味着电压比较器144的检测窗口得以增加/最大化并围绕Vref居中。
然而，即使在此比较器窗口增加的情况下，窗口电压的值可大约为约10mV。因此，电压比较器144应具有足够小的失调电压(系统性、随机性和过温以及任何其它操作参数)。比较器失调电压的标准差的实际目标最大值大约为1mV。因此，当满足这些要求时，在电压比较器144中使用NPN(或PNP)BJT装置以降低电压比较器144在IC上所需的面积可能是有利的。
借助于第二电流源166驱动参考读取电流通过多个参考多晶硅熔丝电阻器164。在图1的实施例中，第二电流源由第二BJT提供。第二电流源166经由切换装置连接到多个参考多晶硅熔丝电阻器164并连接到参考单元接地端170。参考单元接地端170继而连接到感测电路142的感测接地端152。在此实施例中，切换装置由参考n沟道晶体管176提供。第三逆变器172连接到参考n沟道晶体管176的控制端。参考n沟道晶体管176的导电沟道串联连接在多个参考多晶硅熔丝电阻器164与第二电流源166之间。在读取模式期间，读取输入信号(read_n)具有逻辑0，所述逻辑0经由读取输入信号(read_n)提供到第二读取输入端162。其结果是，参考n沟道晶体管176是闭合的，由此将第二电流源166耦合到多个参考多晶硅熔丝电阻器164。其另外的结果是，参考读取电流流动通过多个参考多晶硅熔丝电阻器164。
在此实施例中，将相同偏置电压178提供到：第二电流源166；和感测电路142的电流源156。在包括多个感测电路142的实施例中，可将相同偏置电压178提供到：第二电流源166；和多个感测电路142的每个电流源156。以此方式，多个输出电流镜面得以形成且基本上是流动通过耦合到共用参考单元158的每个多晶硅熔丝电阻器104以及多个参考多晶硅熔丝电阻器164的相同电流。
在此例子中，共用参考单元158还包括连接到存储器单元102的电源电压端112的参考电源端180。共用参考单元158可经由参考电源端180将电压提供到电源电压端112。共用参考单元158可经由参考电源端180将读取电源电压Vrs提供到电源电压端112。在图1的实施例中，从系统电源电压VIO导出读取电源电压Vrs并响应于在第二读取输入端162处接收的读取输入信号(read_n)将其选择性地提供到参考电源端180。第二读取输入端162连接到参考电源晶体管182的控制端。参考电源晶体管182的导电沟道在系统电源电压VIO与多个参考多晶硅熔丝电阻器164之间与任选参考电源电阻器184串联连接。参考电源端180连接到参考电源电阻器184与多个参考多晶硅熔丝电阻器164之间的节点。当启用读出模式时参考电源电阻器184两端的电压下降，使得参考电源端180处的电压是读取电源电压。在此例子中，参考电源电阻器184具有1.3千欧的电阻。
当启用读取模式时，读取电流(Iread)流动通过多晶硅熔丝电阻器104且参考读取电流流动通过多个参考多晶硅熔丝电阻器164。类似电流因此流动通过多晶硅熔丝电阻器104和多个参考多晶硅熔丝电阻器164。多晶硅熔丝电阻器104和多个参考多晶硅熔丝电阻器164两者还在一端处连接到读取电源电压Vrs。多晶硅熔丝电阻器104的另一端经由单元探测端140耦合到比较器输入端146。多个参考多晶硅熔丝电阻器164的另一端经由参考电压端160耦合到比较器参考端148。在参考电压端160处提供的参考电压Vref因此表示在多个参考多晶硅熔丝电阻器164两端下降的电压。电压比较器144因此通过比较以下两个电压来执行存储器单元102的读出：(i)Vread，其在比较器输入端处接收且表示在多晶硅熔丝电阻器104两端下降的电压；(ii)Vref，其在比较器参考端处接收且表示在多个参考多晶硅熔丝电阻器164两端下降的电压。读出端150提供表示多晶硅熔丝电阻器104的状态的读出信号Dout。
多个参考多晶硅熔丝电阻器164经由参考p沟道晶体管186的导电沟道连接到参考电压端160。参考p沟道晶体管186被提供来复制在读取p沟道晶体管128两端经历的较小电压降。以此方式，Vread和Vref分别从多晶硅熔丝电阻器104的下部末端处的电压以及多个参考多晶硅熔丝电阻器164的下部末端处的电压偏置相同标称电压。参考p沟道晶体管186的控制端连接到第四逆变器174。第四逆变器174继而连接到第三逆变器172。以此方式，在读取模式期间当逻辑0在第二读取输入端162处接收时，参考p沟道晶体管186将参考电压端160选择性地连接到多个参考多晶硅熔丝电阻器。
在一些实施例中，共用参考单元158可连接到在名义上等同于图1的感测电路142的多个感测电路。继而，多个感测电路中的每一个可连接到在名义上等同于图1的存储器单元102的多个存储器单元。共用参考单元158可包括多个参考p沟道晶体管186，其各自用于连接到共用参考单元158的感测电路中的每一个。应了解，以上所描述的共用参考单元158与感测电路142之间的连接将存在于共用参考单元158与多个感测电路中的每一个之间。以类似方式，以上所描述的感测电路142与存储器单元102之间的连接将存在于多个感测单元中的每一个与和给定感测单元相关联的多个存储器单元之间。以类似方式，以上所描述的共用参考单元158与存储器单元102之间的连接将存在于共用参考单元158与连接到多个感测电路中的每一个的多个存储器单元中的每一个之间。
本领域的技术人员明白，布置多个此类1位存储器单元(从而构造单元矩阵)以支持大于1位的存储器大小。可通过选择便利格式的多个字来组织多个单元，其中每个字包括某一位数，使得字的数目乘以每个字的位数等于所预期的特定多个单元，旗被称为逻辑存储器大小。如果可能，用于所有单元共用或字共用的写入和读出操作的支持电路只能被实例化一次。以此方式，整个存储器系统100的物理大小(芯片面积)可保持为最小值。
举例来说，32位存储器系统可包括各自连接到4个存储器单元的单独集合的8个感测电路的系统。为了使系统完整，共用参考单元158连接到感测电路中的每一个和存储器单元中的每一个。以此方式，提供4字存储器，其中每个字具有8位。
存在各种形式的NVM且本文中所公开的例子适用于在BICMOS平台上利用多晶硅熔丝电阻器元件的NVM。多晶硅熔丝电阻器和BJT可安置为相同集成电路(IC)的一部分，其中其可紧密地定位在一起以降低/最小化多晶硅熔丝电阻器104与BJT106的集电极之间的接线。以此方式，多晶硅熔丝电阻器和BJT可安置在共用管芯/衬底上。本文中所公开的例子中的一个或多个在给定BICMOS过程中可使得NVM有可能具有相对较低大小的硅面积。BICMOS过程可以是标准过程，其中并没有对多晶硅熔丝电阻器进行特别掩盖，或并没有对如栅极熔丝或浮动栅极类型的NVM的其它NVM方法进行掩盖。可能有利的是降低存储器的硅面积(物理大小)而与存储器逻辑大小无关。这还可降低产品成本。而且，且尤其对于比1位大得多的存储器逻辑大小，降低硅面积可有助于降低时间常量且因此可有助于增加写入和读数操作的操作速度。
与仅限于MOS装置相比，本文中所公开的例子可通过在BICMOS过程中使用高性能双极NPN晶体管而降低/最小化整个OTP存储器的硅面积。
在纯CMOS过程中，合适的双极晶体管在将用于OTP存储器应用的IC过程中不可用。如果存在双极晶体管，那么其可能具有低hFE，且其用途可能限于带隙参考类电路。因此，技术人员将不会考虑使用纯CMOS过程来实施OTP。
在纯双极IC过程中，电路往往主要是模拟的。因此，CMOS的数字化功能性的优点将丢失，这可能会妨碍小型OTP控制电路的构造。因此，技术人员将不会考虑使用纯双极过程来实施OTP。
对技术人员来说，使用已知的BICMOS过程来实施本文中所公开的电路并不是显而易见的。这是由于IC过程的特征大小所致。所述特征大小可确定多晶硅熔丝电阻器的最小宽度，且因此确定编程/写入熔丝所需的最小能量。对于本文中所公开的例子，所述过程可具有0.25um特征大小。在此情况下，如果CMOS晶体管本打算用于熔丝写入并用于感测读数，那么它们可能会需要大量硅面积以提供充分的性能。因此，存在使用双极晶体管来传导写入电流的优点，如以上所论述。对于其它BICMOS过程，对于更大特征大小，CMOS可能过大而无法为一些应用提供面积有效的OTP控制器。其它例子可涉及BICMOS平台，所述BICMOS平台具有介于CMOS沟道长度的0.15um与0.5um之间、或小于0.5um、或小于0.3um、或小于0.25um的特征大小作为非限制性例子。
可按任何次序执行所述指令，除非明确地规定特定次序。而且，本领域的技术人员将认识到，虽然已经论述一个例子指令集/方法，但是在本说明书中的材料可以多种方式组合从而还产生其它例子，且应在此详细描述提供的上下文内来进行理解。
在一些例子实施例中，以上所描述的指令集/方法步骤实施为体现为可执行指令集的功能和软件指令，所述可执行指令集在计算机或以所述可执行指令编程和控制的机器上得以实现。此类指令被加载用于在处理器(例如一个或多个CPU)上执行。术语处理器包括微处理器、微控制器、处理器模块或子系统(包括一个或多个微处理器或微控制器)，或其它控制或计算装置。处理器可指代单个组件或多个组件。
在其它例子中，本文中所示出的指令集/方法以及与其相关联的数据和指令存储于相应存储装置中，所述存储装置被实施为一个或多个非暂时性机器或计算机可读或计算机可用存储媒体。此类计算机可读或计算机可用存储媒体被视为物品(或制品)的一部分。物品或制品可指代任何所制造的单个组件或多个组件。如本文中所限定的非暂时性机器或计算机可用媒体不包括信号，但此类媒体可能能够接收并处理来自信号和/或其它暂时性媒体的信号。
此说明书中论述的材料的例子实施例可整体或部分地经由网络、计算机或基于数据的装置和/或服务实施。这些可包括云、互联网、内联网、移动装置、台式计算机、处理器、查找表、微控制器、消费者设备、基础架构，或其它启用装置和服务。如本文和权利要求书中可使用，提供以下非排他性限定。
在一个例子中，使本文中所论述的一个或多个指令或步骤自动化。术语自动化或自动地(和其类似变型)意味着使用计算机和/或机械/电气装置来控制设备、系统和/或过程的操作，而不需要人类干预、观测、努力和/或决策。
应了解，称为耦合的任何组件可直接或间接地耦合或连接。在间接耦合的状况下，可在据称将耦合的两个组件之间安置额外组件。
在此说明书中，已经依据选定的细节集合而呈现例子实施例。然而，本领域的普通技术人员将理解，可实践包括这些细节的不同选定集合的许多其它例子实施例。希望所附权利要求书涵盖所有可能的例子实施例。