本发明涉及集成电路设计领域，尤其是一种可以提高存储单元写速度、降低单元功耗和提高单元抗单粒子翻转(singleeventupset，缩写为seu)的能力的单元电路结构，是一种14t抗辐照静态存储单元。
背景技术：
随着特征尺寸和电源电压的降低，电路对辐照越来越敏感，单粒子效应(singleeventeffect，缩写为see)成为不可避免的问题，使得组合电路中see抗辐照加固技术的发展非常紧迫。seu是see的一种形式，它属于软错误，非破坏性的。当重离子颗粒入射到半导体材料上时，过量电荷将被离子化，并且这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误或电路节点的逻辑状态发生异常的改变，导致集成电路系统中发生软错误。静态随机存取存储器(staticrandomaccessmemory，缩写为sram)由于每比特灵敏度较高，节点电容较低，因此更容易发生软错误。此外，sram中的软错误率(softerrorrat，缩写为ser)随着纳米技术的发展而增加。为了提高单元抗seu的能力，现有技术中主要包括以下几种方案：
1)如图1所示是shahm.jahinuzzaman和davidj.rennie在2009年提出的一种softerrortolerant10tsrambitcell(quatro10t)电路，它是由四个pmos晶体管和六个nmos晶体管构成，其中有两个noms晶体管作为差分输入晶体管。它相比于传统六管单元和dualinterlockedstoragecell(dice)结构具有更好的抗seu的能力，但是该单元的写裕度较差并且功耗很大。
2)如图2和图3所示是in-seokjung和yong-binkim在2012年提出的两种novelsorterrorhardened10tsramcells电路，分别是hardenednmosstacked10tsramcell(ns10t)和hardenedpmosstacked10tsramcell(ps10t)两种电路结构，其中ns10t电路只能恢复从0到1的翻转，ps10t只能恢复从1到0的翻转，并且这两种电路都可以解决由电荷共享引起的多节点扰动问题，但是这两种电路的写速度慢且功耗较大。
3)如图4所示是jingguo和liyixiao在2014年提出的一种novellow-powerandhighlyreliableradiationhardenedmemorycell(rhm12t)电路，它具有低功耗和敏感区域较小等优点，并且可以解决由电荷共享引起的多节点扰动问题，提高了电路抗seu的能力。但是该电路写速度慢并且读能力较差。
4)如图5所示是chunhuaqi和liyixiao在2016年提出的一种highlyreliablememorycell(rhd12t)电路，该电路通过使用源隔离技术使得电路抗seu能力大大增强，它不仅能提高单节点的抗seu的能力还能提高抗多节点翻转的能力，但是该电路的写速度慢并且功耗较大。
技术实现要素：
本发明的目的是提供一种14t抗辐照静态存储单元，可以提高存储单元写速度、降低单元功耗和提高单元抗单粒子翻转能力。
本发明的目的是通过以下技术方案实现的：
一种14t抗辐照静态存储单元，包括：六个nmos晶体管和八个pmos晶体管；六个nmos晶体管依次记为n0～n5，八个pmos晶体管依次记为p0～p7；pmos晶体管p1和nmos晶体管n1构成一个反相器，pmos晶体管p0和nmos晶体管n0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管n4和n5构成标准六管单元；pmos晶体管p2和p3将标准六管单元与vdd隔离开，pmos晶体管p6、p7对应的将pmos晶体管p4和p5与vdd隔离开；其中：
位线bl与差分输入晶体管n5的源极电连接；位线blb与差分输入晶体管n4的源极电连接；字线wl与差分输入晶体管n4和n5的栅极电连接；差分输入晶体管n4的漏极与pmos晶体管p0的漏极电连接；差分输入晶体管n5的漏极与pmos晶体管p1的漏极电连接；vdd与pmos晶体管p2、p3、p6及p7的源极电连接；
pmos晶体管p2的漏极与pmos晶体管p1的源极电连接，并且pmos晶体管p2的栅极与nmos晶体管n3的漏极电连接；
pmos晶体管p3的漏极与pmos晶体管p0的源极电连接，并且pmos晶体管p3的栅极与nmos晶体管n2的漏极电连接；
pmos晶体管p6的漏极与pmos晶体管p4的源极电连接，并且pmos晶体管p6的栅极与nmos晶体管n3的栅极电连接；
pmos晶体管p7的漏极与pmos晶体管p5的源极电连接，并且pmos晶体管p7的栅极与nmos晶体管n2的栅极电连接；
pmos晶体管p4的漏极与nmos晶体管n3的漏极电连接，并且pmos晶体管p4的栅极与nmos晶体管n2的漏极电连接；
pmos晶体管p5的漏极与nmos晶体管n2的漏极电连接，并且pmos晶体管p5的栅极与nmos晶体管n3的漏极电连接；
pmos晶体管p1的漏极与nmos晶体管n1的漏极电连接，并且pmos晶体管p1的栅极与nmos晶体管n1的栅极电连接；
pmos晶体管p0的漏极与nmos晶体管n0的漏极电连接，并且pmos晶体管p0的栅极与nmos晶体管n0的栅极电连接；
nmos晶体管n2的栅极与nmos晶体管n0的漏极电连接；nmos晶体管n3的栅极与nmos晶体管n1的漏极电连接；nmos晶体管n0、n1、n2及n3的源极与gnd电连接。
由上述本发明提供的技术方案可以看出，能够提高单元的抗seu的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的写速度，并且降低了单元的功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的现有技术中quatro10t电路的结构示意图；
图2为本发明背景技术提供的现有技术中ns10t电路的结构示意图；
图3为本发明背景技术提供的现有技术中ps10t电路的结构示意图；
图4为本发明背景技术提供的现有技术中rhm12t电路的结构示意图；
图5为本发明背景技术提供的现有技术中rhd12t电路的结构示意图；
图6为本发明实施例所提供的一种14t抗辐照静态存储单元的结构示意图；
图7为现有技术rhd12t电路和本发明实施例所提供的14t抗辐照静态存储单元电路的时序波形图、单元写入数据‘0’时所需时间对比仿真图(仿真条件为：corner：tt；temperature：25℃；vdd：1.2v)。
图8为现有技术rhd12t电路和本发明实施例所提供的14t抗辐照静态存储单元电路的读写裕度、电路面积和功耗仿真对比图(仿真条件为：corner：tt；temperature：25℃；vdd：1.2v)。
图9为本发明实施例所提供的14t抗辐照静态存储单元电路在tcad仿真软件中关键晶体管摆放位置的俯视示意图。
图10为本发明实施例所提供的14t抗辐照静态存储单元电路在入射粒子角度为0°时轰击关键节点时的波形仿真图(仿真条件为：vdd：1.2v)。
图11为本发明实施例所提供的14t抗辐照静态存储单元电路在不同位置、入射粒子角度不同时关键节点受粒子轰击的波形仿真图(仿真条件为：vdd：1.2v)。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种14t抗辐照静态存储单元，如图6所示，其主要包括：六个nmos晶体管和八个pmos晶体管；六个nmos晶体管依次记为n0～n5，八个pmos晶体管依次记为p0～p7；pmos晶体管p1和nmos晶体管n1构成一个反相器，pmos晶体管p0和nmos晶体管n0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管n4和n5构成标准六管单元；pmos晶体管p2和p3将标准六管单元与vdd隔离开，pmos晶体管p6、p7对应的将pmos晶体管p4和p5与vdd隔离开；其中：
位线bl与差分输入晶体管n5的源极电连接；位线blb与差分输入晶体管n4的源极电连接；字线wl与差分输入晶体管n4和n5的栅极电连接；差分输入晶体管n4的漏极与pmos晶体管p0的漏极电连接；差分输入晶体管n5的漏极与pmos晶体管p1的漏极电连接；vdd与pmos晶体管p2、p3、p6及p7的源极电连接；
pmos晶体管p2的漏极与pmos晶体管p1的源极电连接，并且pmos晶体管p2的栅极与nmos晶体管n3的漏极电连接；
pmos晶体管p3的漏极与pmos晶体管p0的源极电连接，并且pmos晶体管p3的栅极与nmos晶体管n2的漏极电连接；
pmos晶体管p6的漏极与pmos晶体管p4的源极电连接，并且pmos晶体管p6的栅极与nmos晶体管n3的栅极电连接；
pmos晶体管p7的漏极与pmos晶体管p5的源极电连接，并且pmos晶体管p7的栅极与nmos晶体管n2的栅极电连接；
pmos晶体管p4的漏极与nmos晶体管n3的漏极电连接，并且pmos晶体管p4的栅极与nmos晶体管n2的漏极电连接；
pmos晶体管p5的漏极与nmos晶体管n2的漏极电连接，并且pmos晶体管p5的栅极与nmos晶体管n3的漏极电连接；
pmos晶体管p1的漏极与nmos晶体管n1的漏极电连接，并且pmos晶体管p1的栅极与nmos晶体管n1的栅极电连接；
pmos晶体管p0的漏极与nmos晶体管n0的漏极电连接，并且pmos晶体管p0的栅极与nmos晶体管n0的栅极电连接；
nmos晶体管n2的栅极与nmos晶体管n0的漏极电连接；nmos晶体管n3的栅极与nmos晶体管n1的漏极电连接；nmos晶体管n0、n1、n2及n3的源极与gnd电连接。
本发明实施例中，pmos晶体管p6的栅极还连接到存储节点q，pmos晶体管p7的栅极还连接到存储节点qb，这样有助于在不影响电路读写裕度的情况下大幅度提高电路的写速度。
此外，pmos晶体管p2和p3的漏极分别连接pmos晶体管p1和p0的源极，使得pmos晶体管p1和晶体管p0的源极与vdd隔离开，有助于提高14t抗辐照静态存储单元电路抗seu的能力。pmos晶体管p6和p7的漏极分别连接pmos晶体管p4和p5的源极，使得pmos晶体管p4和晶体管p5的源极与vdd隔离开，有助于提高14t抗辐照静态存储单元电路抗seu的能力。
本发明实施例所提供的14t抗辐照静态存储单元的原理如下：在保持阶段，位线bl和blb都预充到高电平，字线为低电平，电路内部保持初始的状态，电路不工作。当在读数据阶段，位线bl和blb都预充到高电平，字线wl为高电平，差分输入晶体管n4和n5打开；如果该单元电路存储的数据为‘1’，那么blb通过晶体管n4和n0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么bl通过晶体管n5和n1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。在写入数据阶段，字线wl为高电平，如果bl为高电平，blb为低电平，那么通过差分输入晶体管n4和n5向存储节点q点写‘1’；如果bl为低电平，blb为高电平，那么通过差分输入晶体管n4和n5向存储节点q点写‘0’。当在写入的过程中，因为通过q点和qb点直接控制晶体管p6和p7的关断或开启(也就是通过位线间接控制)，这样使得电路的冗余节点(s0和s1)更加容易被写入数据，也就使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时，由于写入速度的大大提高从而使电路的功耗降低。
当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于通过晶体管p2和p3实现了源隔离技术，使得电路抗seu的能力得到了提高，并且由于电路存在冗余节点，即使关键节点被轰击时造成存储节点发生翻转也能通过冗余节点恢复过来，使得抗seu能力大大提高；此外，通过增加晶体管p6和p7来提高pmos晶体管的电容以及实现源隔离技术，使得冗余节点受到辐照的影响大大降低，进一步提高了电路抗辐照的性能。如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
由此可见，本发明实施例提供的14t抗辐照静态存储单元，能够提高单元电路的抗seu的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图7至图11，将本发明实施例所提供的14t抗辐照静态存储单元电路的性能，与现有技术中的rhd12t电路进行对比；其具体内容如下：
(1)如图7所示，为现有技术中rhd12t电路和本发明实施例所提供的14t抗辐照静态存储单元电路时序波形图、单元写入数据‘0’时所需时间对比仿真图。由图7可以看出：在1.2v电源电压、tt工艺角、25℃的仿真条件下，瞬态仿真的结果显示，rhd12t电路写入数据的速度很慢；14t抗辐照静态存储单元电路写入数据的速度很快。
(2)如图8所示，为现有技术rhd12t电路和本发明实施例所提供的14t抗辐照静态存储单元电路的读写裕度、电路面积和功耗仿真对比图。由图8可以看出：在1.2v电源电压、tt工艺角、25℃的仿真条件下，仿真的结果显示，rhd12t电路和14t抗辐照静态存储单元电路读写裕度相等，但是rhd12t电路的功耗比14t抗辐照静态存储单元电路的功耗大。
(3)如图9所示，为本发明实施例所提供的14t抗辐照静态存储单元电路在tcad软件中关键晶体管摆放位置的俯视示意图。在qb＝‘1’，q＝‘0’，wl＝‘0’，s0＝‘1’和s1＝‘0’的假设下，除了差分输入晶体管n4和n5以外，所有关闭的晶体管均建立在tcad仿真软件的模型中，其位置如图9所示，x-z平面平行于单元表面，y轴垂直于单元表面。如图9所示，我们很好地设计了版图布局，为了避免晶体管nmos0与其他关断晶体管之间的电荷共享，将n0远离截止晶体管p7，p5，p2，p1和n3。当粒子轰击p1或者p2时，晶体管之间的电荷共享会导致p1和p2同时导通使得q点翻转到‘1’，为避免这种情况，我们将p1和p2分隔开，同理也将p5和p7分隔开，有助于提高电路的抗seu的能力。
(4)如图10所示，为本发明实施例所提供的14t抗辐照静态存储单元电路在入射粒子角度为0°时关键节点受粒子轰击时的波形仿真图；其横坐标表示time(即时间，其单位为ns)，其纵坐标表示voltage(即电压，其单位为v)。由图10可以看出：vdd等于1.2v的仿真条件下，仿真的结果显示，本发明实施例所提供的14t抗辐照静态存储单元电路在入射粒子角度为0°时具有较好的抗seu能力，当let＝80mev-cm2/mg，存储单元的数据不发生翻转。
(5)如图11所示，为本发明实施例所提供的14t抗辐照静态存储单元电路在不同位置、入射粒子角度不同时关键节点受轰击的波形仿真图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示voltage(即电压，其单位为v)。由图11可以看出：在vdd为1.2v的仿真条件下，仿真的结果显示，本发明实施例所提供的14t抗辐照静态存储单元电路在不同位置、不同角度时关键节点受高能粒子轰击下也具有较好的抗seu的能力，当let＝78mev-cm2/mg，存储单元不发生翻转。由图7可以看出：在1.2v电源电压、tt工艺角、25℃的仿真条件下，瞬态仿真的结果显示本发明实施例所提供的14t抗辐照静态存储单元电路的写入时间为298ps，rhd12t电路的写入时间为830ps，写速度改善了532ps。由图8可以看出：在tt工艺角、25℃的仿真条件下，仿真的结果显示，提出的14t抗辐照静态存储单元电路和rhd12t电路读写裕度相等，但是功耗改善约50％。
综上所述，本发明提供了一种14t抗辐照静态存储单元电路，能够提高单元的抗seu的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。