本申请要求于2017年4月5日提交的申请号为10-2017-0044169的韩国申请的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例总体涉及一种半导体设备，且更特别地，涉及一种采用非易失性存储器装置作为存储介质的数据存储装置。
背景技术：
近来，计算机环境范例已经转变到普适计算，因此能够在任何时间和任何地点使用计算机系统。因此，诸如移动电话、数码相机和笔记本式计算机的便携式电子装置的使用已经快速增长。通常，这种便携式电子装置使用采用了存储器装置的数据存储装置。数据存储装置用于存储待在便携式电子装置中使用的数据。
采用存储器装置的数据存储装置的优点在于，因为其不具有机械驱动部件，所以稳定性和耐久性优异、信息存取速度高并且功耗小。具有这种优点的数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪速存储(UFS)装置和固态驱动器(SSD)。
技术实现要素：
各个实施例涉及一种能够提高数据可靠性的数据存储装置及其操作方法。
在实施例中，一种用于操作数据存储装置的方法，其可包括：提供非易失性存储器装置，非易失性存储器装置包括被划分成第一半页面和第二半页面的页面；当从主机装置接收小于页面的大小的数据时，将数据划分成第一部分数据和第二部分数据；通过将元数据分别添加到第一部分数据和第二部分数据来生成第一有效数据和第二有效数据；生成待与第一有效数据一起存储在第一半页面中的第一虚拟数据和待与第二有效数据一起存储在第二半页面中的第二虚拟数据；将第一有效数据存储在第一半页面中并且将第二有效数据存储在第二半页面中，使得第一有效数据和第二有效数据彼此连续；以及将第一虚拟数据存储在第一半页面的未使用区域中，并且将第二虚拟数据存储在第二半页面的未使用区域中。
在实施例中，一种数据存储装置，其可包括：非易失性存储器装置，包括由对应于第一列地址至第n列地址的存储器单元配置的页面，其中该页面被划分成第一半页面和第二半页面，第一半页面由对应于第一列地址至第h列地址的第一存储器单元配置，第二半页面由对应于第(h+1)列地址至第n列地址的第二存储器单元配置；以及控制器，适于当接收小于页面的大小的数据时，将数据划分成第一部分数据和第二部分数据，通过将元数据分别添加到第一部分数据和第二部分数据来生成第一有效数据和第二有效数据，生成待与第一有效数据一起存储在第一半页面中的第一虚拟数据和待与第二有效数据一起存储在第二半页面中的第二虚拟数据，并且控制非易失性存储器装置，使得第一虚拟数据和第一有效数据被顺序地存储在第一存储器单元中，以及第二有效数据和第二虚拟数据被顺序地存储在第二存储器单元中。
根据实施例，可提高数据存储装置的数据可靠性。
附图说明
图1是示出根据本发明的实施例的数据存储装置的框图。
图2是描述根据本发明的实施例的非易失性存储器装置中的存储块的页面的示图。
图3是示出根据本发明的实施例的非易失性存储器装置的存储块的电路图。
图4是示出根据本发明的实施例的非易失性存储器装置的存储块的电路图。
图5是示出根据本发明的实施例的非易失性存储器装置的存储块的电路图。
图6是描述根据本发明的实施例的有效数据和有效数据的存储进程的示图。
图7是描述当由于有效数据的大小较小而出现未使用区域时的数据可靠性的示图。
图8是描述根据本发明的实施例的存储有效数据和虚拟数据的方法的示图。
图9至图11是描述根据本发明的实施例的虚拟数据的类型的示图。
图12是示出根据本发明的实施例的包括固态驱动器的数据处理系统的示图。
图13是示出根据本发明的实施例的包括数据存储装置的数据处理系统的示图。
图14是示出根据本发明的实施例的包括数据存储装置的数据处理系统的示图。
图15是示出根据本发明的实施例的包括数据存储装置的网络系统的示图。
图16是示出根据本发明的实施例的包括在数据存储装置中的非易失性存储器装置的框图。
具体实施方式
在结合附图阅读以下示例性实施例之后，本发明的优点、特征及其实现方法将变得更加显而易见。然而，本发明可以不同的形式体现，并不应被解释为限制于本文所阐述的实施例。相反，提供这些实施例以详细地描述本发明至本发明所属领域的技术人员能够容易地实施本发明的技术构思的程度。
将理解的是，本发明的实施例不限于附图中所示的细节，并且附图不一定按比例绘制，在一些情况下，可能已经夸大了比例以更清楚地描绘本发明的某些特征。虽然本文使用了特定术语，但是应当理解，本文所使用的术语仅用于描述特定实施例的目的，而不旨在限制本发明的范围。
如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。将理解的是，当元件被称为“在……上”、“连接至”或“联接到”另一元件时，其可直接在其它元件上、连接至或联接到其它元件，或者可存在中间元件。如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”表示存在至少一个陈述的特征、步骤、操作和/或元件，但不排除存在或添加一个或多个其他特征、步骤、操作和/或其元件。
在下文中，将通过各个实施例的示例并参照附图来描述数据存储装置及其操作方法。
图1是示出根据本发明的实施例的数据存储装置100的框图。
数据存储装置100可存储待由诸如以下的主机装置(未示出)访问的数据：手机、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、车载信息娱乐系统等。数据存储装置100也可被称为存储器系统。
数据存储装置100可根据主机接口而被制造成各种类型的存储装置中的任何一种，其中主机接口是将数据存储装置100与主机装置接口连接的传输协议。例如，数据存储装置100可被配置成诸如以下的各种类型的存储装置中的任何一种：固态驱动器(SSD)，MMC、eMMC、RS-MMC和微型-MMC形式的多媒体卡，SD、迷你-SD和微型-SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪速存储(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，标准闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储装置100可被制造成各种封装类型中的任何一种。例如，数据存储装置100可被制造成诸如以下的各种封装类型中的任何一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级堆叠封装(WSP)。
数据存储装置100可包括控制器200和非易失性存储器装置300。控制器200可包括主机接口单元210、控制单元220、随机存取存储器230和存储器控制单元240。
主机接口单元210可将主机装置和数据存储装置100接口连接。例如，主机接口单元210可通过使用主机接口来与主机装置通信，其中主机接口可以是诸如以下的标准传输协议中的任何一种：通用串行总线(USB)、通用闪存(UFS)、多媒体卡(MMC)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)和高速PCI(PCI-E)协议。
控制单元220可由微控制单元(MCU)或中央处理单元(CPU)来配置。控制单元220可处理从主机装置传输的请求。为了处理该请求，控制单元220可驱动加载在随机存取存储器230上的代码类型的指令或算法，即软件，并且可控制内部功能块或非易失性存储器装置300。
随机存取存储器230可由诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的随机存取存储器来配置。随机存取存储器230可存储待由控制单元220驱动的软件。进一步地，随机存取存储器230可存储驱动软件所需的数据。也就是说，随机存取存储器230可操作为控制单元220的工作存储器。
随机存取存储器230可临时存储待从主机装置传输到非易失性存储器装置300的数据或待从非易失性存储器装置300传输到主机装置的数据。换言之，随机存取存储器230可操作为数据缓冲存储器或数据高速缓冲存储器。
存储器控制单元240可根据控制单元220的控制来控制非易失性存储器装置300。存储器控制单元240也可被称为存储器接口单元。存储器控制单元240可将控制信号提供到非易失性存储器装置300。控制信号可包括用于控制非易失性存储器装置300的命令、地址、控制信号等。存储器控制单元240可将数据提供到非易失性存储器装置300或者可接收从非易失性存储器装置300读取的数据。
存储器控制单元240可包括错误校正码(ECC)块250。ECC块250可执行错误检测操作和错误校正操作，其中错误检测操作用于检测从非易失性存储器装置300读取的数据中是否包括错误，以及错误校正操作用于校正包括在数据中的错误。此外，ECC块250可针对待被存储在非易失性存储器装置300中的数据生成并添加错误校正码。ECC块250可基于错误校正码来检测并校正从非易失性存储器装置300读取的数据的错误。
非易失性存储器装置300可通过通道CH与控制器200联接，其中通道CH包括至少一个能够传输命令、地址、控制信号和数据的信号线。非易失性存储器装置300可用作数据存储装置100的存储介质。
非易失性存储器装置300可通过诸如以下的各种类型的非易失性存储器装置中的任何一种来配置：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧穿磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PCRAM)以及使用过渡金属氧化物的电阻式随机存取存储器(RERAM)。
非易失性存储器装置300可包括存储器单元区域310。存储器单元区域310可包括多个存储器单元。从操作角度或物理(即，结构)角度来看，包括在存储器单元区域310中的存储器单元可被配置成分层的存储器单元集或存储器单元组。例如，待被同时读取和编程(或写入)的存储器单元可被配置成页面PG。而且，待被同时擦除的存储器单元可以被配置成存储块BLK。配置存储器单元区域310的存储块的数量和包括在每个存储块中的页面的数量可被不同地改变。
图2是描述根据本发明的实施例的非易失性存储器装置中的存储块BLK的页面的示图。作为示例，包括在存储器单元区域310中的一个存储块BLK被示出在图2中。
参照图2，存储块BLK可包括多个页面PG1至PGn。页面PG1至PGn中的每一个可被划分成第一半页面和第二半页面。例如，第一页面PG1可被划分成第一半页面HPG11和第二半页面HPG21，并且第n页面PGn可被划分成第一半页面HPG1n和第二半页面HPG2n。
页面PG可表示用于读取包括在页面PG中的全部存储器单元的单元。半页面HPG可表示用于仅读取包括在页面PG中的一半存储器单元的单元，以提高读取速度。因此，半页面HPG可对应于页面PG的大小的一半。在下文中，页面PG将被定义成第一读取单元，并且半页面HPG将被定义成第二读取单元。
图3是示出根据本发明的实施例的非易失性存储器装置的存储块BLK的电路图。
存储块BLK可包括分别联接到第一至第n偶数位线EBL1至EBLn的偶数单元串EST1至ESTn。此外，存储块BLK可包括分别联接到第一至第n奇数位线OBL1至OBLn的奇数单元串OST1至OSTn。偶数单元串EST1至ESTn和奇数单元串OST1至OSTn具有相同的电路配置，因此以下将以第一偶数单元串EST1为例进行描述。
第一偶数单元串EST1可包括联接在第一偶数位线EBL1和共源线CSL之间的多个存储器单元MC11至MC1m以及选择晶体管DST和SST。详细地，第一偶数单元串EST1可包括联接到漏极选择线DSL的漏极选择晶体管DST、分别联接到字线WL1至WLm的存储器单元MC11至MC1m以及联接到源极选择线SSL的源极选择晶体管SST。
在联接到偶数单元串EST1至ESTn的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG，例如，图2的第一半页面HPG1。在联接到奇数单元串OST1至OSTn的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG，例如，图2的第二半页面HPG2。
图4是示出根据本发明的实施例的非易失性存储器装置的存储块BLK的电路图。
存储块BLK可包括联接到偶数位线EBL1至EBLn的偶数单元串EST11至ESTn2。此外，存储块BLK可包括联接到奇数位线OBL1至OBLn的奇数单元串OST11至OSTn2。虽然示出了其中每个位线布置两个单元串的存储块BLK，但应当注意的是，在列方向(Y方向)上可布置一个或多个单元串。偶数单元串EST11至ESTn2以及奇数单元串OST11至OSTn2具有相同的电路配置，因此以下将以第一偶数单元串EST11为例进行描述。
第一偶数单元串EST11可包括联接在第一偶数位线EBL1和共源线CSL之间的多个存储器单元MC1至MCm以及选择晶体管DST、PT和SST。详细地，第一偶数单元串EST11可包括：联接到漏极选择线DSL1的漏极选择晶体管DST、分别联接到字线WLm至WLp+1的存储器单元MCm至MCp+1、联接到管线PL的管道晶体管PT、分别联接到字线WLp至WL1的存储器单元MCp至MC1以及联接到源极选择线SSL1的源极选择晶体管SST。
漏极选择晶体管DST和存储器单元MCm至MCp+1可在垂直于其中形成存储块BLK的底部衬底(未示出)的方向(Z方向)上堆叠。源极选择晶体管SST和存储器单元MC1至MCp可在垂直于其中形成存储块BLK的底部衬底的方向(Z方向)上堆叠。第一偶数单元串EST11可形成为U型三维(3D)结构。
在行方向(X方向)上联接到偶数单元串EST11至ESTn1的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG(例如，图2的第一半页面HPG1)。在行方向(X方向)上联接到奇数单元串OST11至OSTn1的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG，例如，图2的第二半页面HPG2。
图5是示出根据本发明的实施例的非易失性存储器装置的存储块BLK的电路图。
存储块BLK可包括联接到偶数位线EBL1至EBLn的偶数单元串EST11至ESTn2。此外，存储块BLK可包括联接到奇数位线OBL1至OBLn的奇数单元串OST11至OSTn2。虽然示出了其中每个位线布置两个单元串的存储块BLK，但应当注意的是，在列方向(Y方向)上可布置一个或多个单元串。偶数单元串EST11至ESTn2以及奇数单元串OST11至OSTn2具有相同的电路配置，因此以下将以第一偶数单元串EST11为例进行描述。
第一偶数单元串EST11可包括联接在第一偶数位线EBL1和共源线CSL之间的多个存储器单元MC1至MCm以及选择晶体管DST和SST。详细地，第一偶数单元串EST11可包括联接到漏极选择线DSL1的漏极选择晶体管DST、分别联接到字线WLm至WL1的存储器单元MCm至MC1以及联接到源极选择线SSL1的源极选择晶体管SST。
漏极选择晶体管DST、存储器单元MCm至MC1和源极选择晶体管SST可在垂直于其中形成存储块BLK的底部衬底(未示出)的方向(Z方向)上堆叠。第一偶数单元串EST11可形成为I型3D结构。
在行方向(X方向)上联接到偶数单元串EST11至ESTn1的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG，例如，图2所示的第一半页面HPG1。在行方向(X方向)上联接到奇数单元串OST11至OSTn1的存储器单元之中，共享一个字线的存储器单元可配置一个半页面HPG，例如，图2所示的第二半页面HPG2。
图6是描述根据本发明的实施例的有效数据和有效数据的存储进程的示图。图7是描述当由于有效数据的大小较小而出现未使用区域时的数据可靠性的示图。
参照图6，用户数据UDT可从主机装置传输以在数据存储装置(图1的100)中使用。用户数据UDT可具有小于一个页面PG的大小的数据大小。也就是说，用户数据UDT可具有被部分地存储在一个页面PG中的数据大小。
控制器(图1的200)可在数据管理中处理用户数据UDT。例如，控制器200可通过ECC块(图2的250)的数据处理单元来将用户数据UDT划分成部分用户数据PUDT1和PUDT2。控制器200可将元数据MD1和MD2添加到部分用户数据PUDT1和PUDT2，并且生成有效数据VDT1和VDT2，其中元数据，例如错误校正码，用于管理部分用户数据PUDT1和PUDT2。例如，控制器200可将第一元数据MD1添加到第一部分用户数据PUDT1以生成第一有效数据VDT1。以相同的方式，控制器200可将第二元数据MD2添加到第二部分用户数据PUDT2以生成第二有效数据VDT2。
控制器200可将第一有效数据VDT1和第二有效数据VDT2存储在非易失性存储器装置(图1的300)中。因为基于如上所述的、具有小于一个页面PG的大小的数据大小的用户数据UDT来生成第一有效数据VDT1和第二有效数据VDT2，所以第一有效数据VDT1和第二有效数据VDT2的整体可能具有小于一个页面PG的大小的数据大小。此外，第一有效数据VDT1和第二有效数据VDT2中的每一个可具有小于一个半页面HPG的大小的数据大小。
参照图7，当第一有效数据VDT1和第二有效数据VDT2中的每一个的大小都小于一个半页面HPG的大小时，可能产生未使用区域UUA1和UUA2，即每一个都没有存储数据的存储器单元。如果根据以上参照图3至图5所描述的单元串交替布置第一半页面HPG1和第二半页面HPG2，则未使用区域UUA1和UUA2可能对其中存储第一有效数据VDT1和第二有效数据VDT2的已使用区域的存储器单元施加不利影响，诸如干扰ITFR。
因此，控制器200可生成虚拟数据并将生成的虚拟数据存储在非易失性存储器装置300的第一半页面HPG1和第二半页面HPG2的未使用区域UUA1和UUA2中，以便填充未使用区域UUA1和UUA2的存储器单元。因此，在第一半页面HPG1和第二半页面HPG2中完全填充数据。
图8是描述根据本发明的实施例的存储有效数据和虚拟数据的方法的示图。
控制器200可将列地址CADD提供到非易失性存储器装置300，并且非易失性存储器装置300可根据列地址CADD存储虚拟数据DMDT1和DMDT2以及有效数据VDT1和VDT2。也就是说，数据可根据列地址CADD而被存储在一个页面PG中。
如图8所示，为了使由未使用区域UUA1和UUA2的存储器单元对使用区域UA的存储器单元施加的不利影响最小化，并且使得由第二读取单元，即半页面HPG，来一次读取有效数据VDT1或VDT2，可基于第二读取单元来存储虚拟数据DMDT1和DMDT2以及有效数据VDT1和VDT2。即，第一虚拟数据DMDT1和第一有效数据VDT1的数据大小可与半页面HPG的大小相同。进一步地，第二虚拟数据DMDT2和第二有效数据VDT2的数据大小可与半页面HPG的大小相同。
从第二读取单元的角度来看，第一有效数据VDT1和第二有效数据VDT2可被分别存储在第二读取单元内的存储器单元中，并且被存储成彼此连续。第一虚拟数据DMDT1可被存储在其中存储对应的第一有效数据VDT1的第二读取单元内的未使用区域UUA1的存储器单元中。第二虚拟数据DMDT2可被存储在其中存储对应的第二有效数据VDT2的第二读取单位内的未使用区域UUA2的存储器单元中。
从第一读取单元，即页面PG的角度来看，第一虚拟数据DMDT1、第一有效数据VDT1、第二有效数据VDT2和第二虚拟数据DMDT2可被顺序地存储在第一读取单元内的存储器单元中。也就是说，第一虚拟数据DMDT1可存储在第一未使用区域UUA1的存储器单元中并且第二虚拟数据DMDT2可存储在第二未使用区域UUA2的存储器单元中，其中第一未使用区域UUA1位于第一读取单元的一端，以及第二未使用区域UUA2位于第一读取单元的另一端。第一有效数据VDT1和第二有效数据VDT2可被顺序地存储在第一虚拟数据DMDT1和第二虚拟数据DMDT2之间的、使用区域UA的存储器单元中。
从列地址的角度来看，第一虚拟数据DMDT1可存储在与第一列地址CADD(1)至第e列地址CADD(e)相对应的存储器单元中，第一有效数据VDT1可存储在与第(e+1)列地址CADD(e+1)至第h列地址CADD(h)相对应的存储器单元中，第二有效数据VDT2可存储在与第(h+1)列地址CADD(h+1)至第k列地址CADD(k)相对应的存储器单元中，并且第二虚拟数据DMDT2可存储在与第(k+1)列地址CADD(k+1)至第n列地址CADD(n)相对应的存储器单元中。
图9至图11是描述根据本发明的实施例的虚拟数据的类型的示图。
参照图9，虚拟数据DMDT1和DMDT2可包括由控制器200生成的随机数据。虚拟数据DMDT1和DMDT2可包括与有效数据VDT1和VDT2无关的无意义数据。
参照图10，虚拟数据DMDT1和DMDT2可包括对应的有效数据VDT1和VDT2的一些数据。例如，第一虚拟数据DMDT1可包括第一有效数据VDT1的一些数据，以及第二虚拟数据DMDT2可包括第二有效数据VDT2的一些数据。
参照图11，虚拟数据DMDT1和DMDT2可包括在存储对应的有效数据VDT1和VDT2的存储器单元之中的、具有较高错误发生率的存储器单元中存储的数据。例如，第一虚拟数据DMDT1可包括在存储第一有效数据VDT1的存储器单元之中的、具有较高错误发生率的存储器单元中存储的数据。第二虚拟数据DMDT2可包括在存储第二有效数据VDT2的存储器单元之中的、具有较高错误发生率的存储器单元中存储的数据。可在运行期间通过ECC块250来确定具有较高错误发生率的存储器单元。在这种情况下，具有较高错误发生率的存储器单元的位置可以是可变的。作为另一示例，由于处理或设计问题，可在制造过程中确定具有较高错误发生率的存储器单元。在这种情况下，具有较高错误发生率的存储器单元的位置可以是固定的。
图12是示出根据本发明的实施例的包括固态驱动器(SSD)1200的数据处理系统1000的示图。
参照图12，数据处理系统1000可包括主机装置1100和SSD 1200。
SSD 1200可包括控制器1210、缓冲存储器装置1220、非易失性存储器装置1231至123n、电源1240、信号连接器1250和电源连接器1260。
控制器1210可控制SSD 1200的一般操作。控制器1210可包括主机接口单元1211、控制单元1212、随机存取存储器1213、错误校正码(ECC)单元1214和存储器接口单元1215。
主机接口单元1211可通过信号连接器1250与主机装置1100交换信号SGL。信号SGL可包括命令、地址、数据等。主机接口单元1211可根据主机装置1100的协议来将主机装置1100和SSD 1200进行接口连接。例如，主机接口单元1211可通过诸如以下的标准接口协议中的任何一种与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-e)和通用闪存(UFS)。
控制单元1212可分析并处理从主机装置1100输入的信号SGL。控制单元1212可根据用于驱动SSD 1200的固件或软件来控制内部功能块的操作。随机存取存储器1213可用作驱动这种固件或软件的工作存储器。
ECC单元1214可生成奇偶校验数据，其为待被传输到非易失性存储器装置1231至123n的数据的错误校正码。生成的奇偶校验数据可与数据一起存储在非易失性存储器装置1231至123n中。ECC单元1214可基于奇偶校验数据来检测从非易失性存储器装置1231至123n读取的数据的错误。如果检测到的错误在可校正范围内，则ECC单元1214可校正检测到的错误。
存储器接口单元1215可根据控制单元1212的控制将诸如命令和地址的控制信号提供到非易失性存储器装置1231至123n。此外，存储器接口单元1215可根据控制单元1212的控制与非易失性存储器装置1231至123n交换数据。例如，存储器接口单元1215可将存储在缓冲存储器装置1220中的数据提供到非易失性存储器装置1231至123n，或者将从非易失性存储器装置1231至123n读取的数据提供到缓冲存储器装置1220。
缓冲存储器装置1220可临时存储待存储在非易失性存储器装置1231至123n中的数据。进一步地，缓冲存储器装置1220可临时存储从非易失性存储器装置1231至123n读取的数据。根据控制器1210的控制，临时存储在缓冲存储器装置1220中的数据可被传输到主机装置1100或非易失性存储器装置1231至123n。
非易失性存储器装置1231至123n可用作SSD 1200的存储介质。非易失性存储器装置1231至123n可分别通过多个通道CH1至CHn与控制器1210联接。一个或多个非易失性存储器装置可联接到一个通道。联接到每一个通道的非易失性存储器装置可联接到相同的信号总线和数据总线。
电源1240可将通过电源连接器1260输入的电源PWR提供至SSD1200的内部。电源1240可包括辅助电源1241。当发生突然断电时，辅助电源1241可提供电力以允许SSD 1200正常地终止。辅助电源1241可包括大容量电容器。
信号连接器1250可根据主机装置1100和SSD 1200之间的接口连接方案而由各种类型的连接器配置。
电源连接器1260可根据主机装置1100的供电方案而由各种类型的连接器配置。
图13是示出根据本发明的实施例的包括数据存储装置2200的数据处理系统2000的示图。
参照图13，数据处理系统2000可包括主机装置2100和数据存储装置2200。
主机装置2100可以诸如印制电路板(PCB)的板形式来配置。尽管未示出，但主机装置2100可包括用于执行主机装置的功能的内部功能块。
主机装置2100可包括诸如插座、插槽或连接器的连接端子2110。数据存储装置2200可被安装到连接端子2110。
数据存储装置2200可以诸如印制电路板的板形式来配置。数据存储装置2200可被称为存储器模块或存储卡。数据存储装置2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。
控制器2210可控制数据存储装置2200的一般操作。控制器2210可以与图12所示的控制器1210相同的方式来配置。
缓冲存储器装置2220可临时存储待被存储在非易失性存储器装置2231和2232中的数据。此外，缓冲存储器装置2220可临时存储从非易失性存储器装置2231和2232读取的数据。根据控制器2210的控制，临时存储在缓冲存储器装置2220中的数据可被传输到主机装置2100或非易失性存储器装置2231和2232。
非易失性存储器装置2231和2232可用作数据存储装置2200的存储介质。
PMIC 2240可将通过连接端子2250输入的电力提供到数据存储装置2200的内部。PMIC 2240可根据控制器2210的控制来管理数据存储装置2200的电力。
连接端子2250可联接到主机装置2100的连接端子2110。通过连接端子2250，诸如命令、地址、数据等的信号和电力可在主机装置2100与数据存储装置2200之间传输。连接端子2250可根据主机装置2100与数据存储装置2200之间的接口连接方案而被配置成各种类型。连接端子2250可被设置在数据存储装置2200的任何一侧上。
图14是示出根据本发明的实施例的包括数据存储装置3200的数据处理系统3000的示图。
参照图14，数据处理系统3000可包括主机装置3100和数据存储装置3200。
主机装置3100可以诸如印制电路板(PCB)的板形式来配置。尽管未示出，但主机装置3100可包括用于执行主机装置的功能的内部功能块。
数据存储装置3200可以表面安装型封装的形式来配置。数据存储装置3200可通过焊球3250安装到主机装置3100。数据存储装置3200可包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。
控制器3210可控制数据存储装置3200的一般操作。控制器3210可以与图12所示的控制器1210相同的方式来配置。
缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3230中的数据。进一步地，缓冲存储器装置3220可临时存储从非易失性存储器装置3230读取的数据。根据控制器3210的控制，临时存储在缓冲存储器装置3220中的数据可被传输到主机装置3100或非易失性存储器装置3230。
非易失性存储器装置3230可用作数据存储装置3200的存储介质。
图15是示出根据本发明的实施例的包括数据存储装置4200的网络系统4000的示图。
参照图15，网络系统4000可包括通过网络4500联接的服务器系统4300和多个客户端系统4410至4430。
服务器系统4300可响应于来自多个客户端系统4410至4430的请求来服务数据。例如，服务器系统4300可存储从多个客户端系统4410至4430提供的数据。又例如，服务器系统4300可将数据提供到多个客户端系统4410至4430。
服务器系统4300可包括主机装置4100和数据存储装置4200。数据存储装置4200可由图1所示的数据存储装置100、图12所示的数据存储装置1200、图13所示的数据存储装置2200或图14所示的数据存储装置3200来配置。
图16是示出根据本发明的实施例的包括在数据存储装置中的非易失性存储器装置的框图。作为示例，描述图1的非易失性存储器装置300。
参照图16，非易失性存储器装置300可包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350和控制逻辑360。
存储器单元阵列310可包括布置在字线WL1至WLm和位线BL1至BLn彼此交叉的区域中的存储器单元MC。
行解码器320可通过字线WL1至WLm而与存储器单元阵列310联接。行解码器320可根据控制逻辑360的控制来进行操作。行解码器320可对从外部装置(未示出)提供的地址进行解码。行解码器320可基于解码结果来选择并驱动字线WL1至WLm。例如，行解码器320可将从电压发生器350提供的字线电压提供到从字线WL1至WLm中选择的一个字线。
数据读取/写入块330可通过位线BL1至BLn而与存储器单元阵列310联接。数据读取/写入块330可包括分别对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块330可根据控制逻辑360的控制来操作。数据读取/写入块330可根据操作模式操作为写入驱动器或读出放大器。例如，数据读取/写入块330可在写入操作中操作为写入驱动器，其将从外部装置提供的数据存储在存储器单元阵列310中。又例如，数据读取/写入块330可在读取操作中操作为读出放大器，其从存储器单元阵列310读出数据。
列解码器340可根据控制逻辑360的控制来进行操作。列解码器340可对从外部装置提供的地址进行解码。基于解码结果，列解码器340可将分别对应于位线BL1至BLn的、数据读取/写入块330的读取/写入电路RW1至RWn与数据输入/输出线或数据输入/输出缓冲器进行联接。
电压发生器350可生成待在非易失性存储器装置300的内部操作中使用的电压。由电压发生器350生成的电压可被施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可被施加到待执行编程操作的存储器单元的字线。例如，在擦除操作中生成的擦除电压可被施加到待执行擦除操作的存储器单元的阱区。又例如，在读取操作中生成的读取电压可被施加到待执行读取操作的存储器单元的字线。
控制逻辑360可基于从外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
尽管上面已经描述了各个实施例，但是本领域技术人员将理解，所描述的实施例仅为示例。因此，本文所描述的数据存储装置及其操作方法不应基于所描述的实施例而受到限制。
以上为了说明的目的公开了本公开的实施例。本领域的普通技术人员将理解的是，在不脱离所附权利要求公开的本公开的范围和实质的情况下，可以进行各种修改、添加和替换。