本发明涉及一种用于可复写式非易失性存储器模块的数据写入方法及使用此方法的存储器控制器与存储器存储装置。
背景技术：
：数字相机、手机与mp3在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记型计算机。固态硬盘就是一种以快闪存储器作为存储介质的存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。图1是根据已知技术所绘示的快闪存储器元件的示意图。请参照图1，快闪存储器元件1包含用于存储电子的电荷捕捉层(chargetrapinglayer)2、用于施加偏压的控制栅极(controlgate)3、穿遂氧化层(tunneloxide)4与多晶硅间介电层(interpolydielectric)5。当欲写入数据至快闪存储器元件1时，可通过将电子注入电荷补捉层2以改变快闪存储器元件1的临界电压，由此定义快闪存储器元件1的数字高低态，而实现存储数据的功能。在此，注入电子至电荷补捉层2的过程称为编程。反之，当欲将所存储的数据移除时，通过将所注入的电子从电荷补捉层2中移除，则可使快闪存储器元件1回复为未被编程前的状态。在写入与擦除过程中，快闪存储器元件1会随着电子的多次的注入与移除而造成磨损，导致电子写入速度增加并造成临界电压分布变宽。因此，在快闪存储器元件1被编程后无法被正确地识别其存储状态，而产生错误位。技术实现要素：本发明提供一种数据写入方法，其能够有效地防止过度编程并减少错误位的发生。本发明提供一种存储器控制器，其能够有效地防止过度编程并减少错误位的发生。本发明提供一种存储器存储装置，能够有效地防止过度编程并减少错误位的发生。本发明范例实施例提出一种数据写入方法，用于将数据写入至可复写式非易失性存储器模块的存储器单元(memorycell，又称之为“记忆胞”)。本数据写入方法包括记录此存储器单元的磨损程度值。本数据写入方法还包括根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中。在本发明的一实施例中，上述根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中的步骤包括：根据此存储器单元的磨损程度值，调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一，并且使用对应此存储器单元的初始写入电压与写入电压脉冲时间编程此存储器单元，以将数据写入至此存储器单元中。在本发明的一实施例中，上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的步骤包括：随着此存储器单元的磨损程度值增加，降低对应此存储器单元的初始写入电压。在本发明的一实施例中，上述随着存储器单元的磨损程度值增加，降低对应此存储器单元的初始写入电压的步骤包括：判断此存储器单元的磨损程度值是否小于第一阈值；倘若此存储器单元的磨损程度值小于第一阈值时，使用第一写入电压作为所述初始写入电压；倘若此存储器单元的磨损程度值非小于第一阈值时，判断此存储器单元的磨损程度值是否小于第二阈值；倘若此存储器单元的磨损程度值小于第二阈值时，使用第二写入电压作为初始写入电压；倘若此存储器单元的磨损程度值非小于第二阈值时，使用第三写入电压作为所述初始写入电压，其中第一写入电压大于第二写入电压，并且第二写入电压大于第三写入电压。在本发明的一实施例中，上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的步骤包括：随着此存储器单元的磨损程度值增加，减少对应此存储器单元的写入电压脉冲时间。在本发明的一实施例中，所述随着存储器单元的磨损程度值增加，减少对应此存储器单元的所述写入电压脉冲时间的步骤包括：判断此存储器单元的磨损程度值是否小于第一阈值；倘若此存储器单元的磨损程度值小于第一阈值时，使用第一时间作为写入电压脉冲时间；倘若此存储器单元的磨损程度值非小于第一阈值时，判断此存储器单元的磨损程度值是否小于第二阈值；倘若存储器单元的磨损程度值小于第二阈值时，使用第二时间作为写入电压脉冲时间；倘若存储器单元的磨损程度值非小于第二阈值时，使用第三时间作为写入电压脉冲时间，其中第一时间大于第二时间，并且第二时间大于第三时间。在本发明的一实施例中，上述存储器单元的磨损程度值是依据此存储器单元的擦除次数、写入次数、错误位数、错误位比例及读取次数的至少其中之一来决定。本发明一范例实施例提出一种存储器控制器，用于将数据写入至可复写式非易失性存储器模块的存储器单元。本存储器控制器包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。存储器管理电路电性连接至主机接口与存储器接口。存储器管理电路用以记录此存储器单元的磨损程度值，并且根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中。在本发明的一实施例中，在上述根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中的操作中，存储器管理电路会根据此存储器单元的磨损程度值，调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一，并且使用对应此存储器单元的初始写入电压与写入电压脉冲时间编程此存储器单元，以将数据写入至此存储器单元中。在本发明的一实施例中，在上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的操作中，存储器管理电路用以随着此存储器单元的磨损程度值增加，降低对应此存储器单元的初始写入电压。在本发明的一实施例中，在上述随着此存储器单元的磨损程度值增加而降低对应此存储器单元的所述初始写入电压的操作中，存储器管理电路判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值小于第一阈值时，存储器管理电路使用第一写入电压作为所述初始写入电压。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器管理电路会判断此存储器单元的磨损程度值是否小于第二阈值。倘若此存储器单元的磨损程度值小于第二阈值时，存储器管理电路会使用第二写入电压作为初始写入电压。倘若存储器单元的磨损程度值非小于第二阈值时，存储器管理电路使用第三写入电压作为初始写入电压，其中第一写入电压大于第二写入电压，并且第二写入电压大于该第三写入电压。在本发明的一实施例中，在上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的操作中，存储器管理电路用以随着此存储器单元的磨损程度值增加，减少对应此存储器单元的所述写入电压脉冲时间。在本发明的一实施例中，在随着存储器单元的磨损程度值增加而减少对应此存储器单元的写入电压脉冲时间的操作中，存储器管理电路会判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值小于第一阈值时，存储器管理电路会使用第一时间作为写入电压脉冲时间。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器管理电路会判断此存储器单元的磨损程度值是否小于第二阈值。倘若此存储器单元的磨损程度值小于第二阈值时，存储器管理电路会使用第二时间作为写入电压脉冲时间。倘若此存储器单元的磨损程度值非小于第二阈值时，存储器管理电路会使用第三时间作为写入电压脉冲时间，其中第一时间大于第二时间，并且第二时间大于第三时间。本发明一范例实施例提出一种存储器存储装置，其包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器用以电性连接至主机系统。存储器控制器电性连接至连接器与可复写式非易失性存储器模块。存储器控制器用以记录此存储器单元的磨损程度值，并且根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中。在本发明的一实施例中，在上述根据此存储器单元的磨损程度值调整对应此存储器单元的注入电子量，并且对此存储器单元的电荷补捉层注入此注入电子量，以将上述数据写入至存储器单元中的操作中，存储器控制器会根据此存储器单元的磨损程度值，调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一，并且使用对应此存储器单元的初始写入电压与写入电压脉冲时间编程此存储器单元，以将数据写入至此存储器单元中。在本发明的一实施例中，在上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的操作中，存储器控制器用以随着此存储器单元的磨损程度值增加，降低对应此存储器单元的初始写入电压。在本发明的一实施例中，在上述随着此存储器单元的磨损程度值增加而降低对应此存储器单元的所述初始写入电压的操作中，存储器控制器判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值小于第一阈值时，存储器控制器使用第一写入电压作为所述初始写入电压。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器控制器会判断此存储器单元的磨损程度值是否小于第二阈值。倘若此存储器单元的磨损程度值小于第二阈值时，存储器控制器会使用第二写入电压作为初始写入电压。倘若存储器单元的磨损程度值非小于第二阈值时，存储器控制器使用第三写入电压作为初始写入电压，其中第一写入电压大于第二写入电压，并且第二写入电压大于该第三写入电压。在本发明的一实施例中，在上述根据存储器单元的磨损程度值调整对应此存储器单元的初始写入电压与写入电压脉冲时间的至少其中之一的操作中，存储器控制器用以随着此存储器单元的磨损程度值增加，减少对应此存储器单元的所述写入电压脉冲时间。在本发明的一实施例中，在随着存储器单元的磨损程度值增加而减少对应此存储器单元的写入电压脉冲时间的操作中，存储器控制器会判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值小于第一阈值时，存储器控制器会使用第一时间作为写入电压脉冲时间。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器控制器会判断此存储器单元的磨损程度值是否小于第二阈值。倘若此存储器单元的磨损程度值小于第二阈值时，存储器控制器会使用第二时间作为写入电压脉冲时间。倘若此存储器单元的磨损程度值非小于第二阈值时，存储器控制器会使用第三时间作为写入电压脉冲时间，其中第一时间大于第二时间，并且第二时间大于第三时间。基于上述，本发明范例实施例的数据写入方法、存储器控制器与存储器存储装置能够根据存储器单元的磨损，调整注入至存储器单元的电子，由此正确地将数据写入至存储器单元中。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据已知技术所绘示的快闪存储器元件的示意图。图2是根据本发明范例实施例所绘示的数据写入方法的流程图。图3是根据第一范例实施例所绘示的主机系统与存储器存储装置。图4是根据一范例实施例所绘示的计算机、输入/输出装置与存储器存储装置的示意图。图5是根据一范例实施例所绘示的主机系统与存储器存储装置的示意图。图6是绘示根据第一范例实施例所绘示的存储器存储装置的概要方块图。图7是根据第一范例实施例所绘示的可复写式非易失性存储器模块的概要方块图。图8是根据第一范例实施例所绘示存储于存储器单元阵列中的写入数据所对应的栅极电压的统计分配图。图9是根据第一范例实施例所绘示的编程存储器单元的示意图。图10是根据第一范例实施例所绘示的验证存储器单元的存储状态的示意图。图11是根据另一范例实施例所绘示的验证存储器单元的存储状态的示意图。图12是根据第一范例实施例所绘示的存储器控制器的概要方块图。图13是根据本发明第一范例实施例所绘示的数据写入方法的流程图。图14是根据第一范例实施例所绘示的调整对应存储器单元的初始写入电压的流程图。图15-图17是根据第二范例实施例所绘示的编程存储器单元的示意图。图18是根据本发明第二范例实施例所绘示的数据写入方法的流程图。图19是根据第二范例实施例所绘示的调整对应存储器单元的写入电压脉冲时间的流程图。图20是根据本发明第三范例实施例所绘示的数据写入方法的流程图。【主要元件符号说明】1：快闪存储器元件2：电荷补捉层3：控制栅极4：穿遂氧化层5：多晶硅间介电层s1001、s1003、s1005：数据写入方法的步骤1000：主机系统1100：计算机1102：微处理器1104：随机存取存储器1106：输入/输出装置1108：系统总线1110：数据传输接口1202：鼠标1204：键盘1206：显示器1252：打印机1256：随身碟1214：存储卡1216：固态硬盘1310：数字相机1312：sd卡1314：mmc卡1316：记忆棒1318：cf卡1320：嵌入式存储装置100：存储器存储装置102：连接器104：存储器控制器106：可复写式非易失性存储器模块2202：存储器单元阵列2204：字线控制电路2206：位线控制电路2208：列解码器2210：数据输入/输出缓冲器2212：控制电路va：第一阈值电压vb：第二阈值电压vc：第三阈值电压vd：第四阈值电压ve：第五阈值电压vf：第六阈值电压vg：第七阈值电压202：存储器管理电路206：存储器接口252：缓冲存储器254：电源管理电路256：错误检查与校正电路s1201、s1203、s1205：数据写入方法的步骤s1301、s1303、s1305、s1307、s1309：调整初始写入电压的步骤s1701、s1703、s1705：数据写入方法的步骤s1801、s1803、s1805、s1807、s1809：调整写入电压脉冲时间的步骤s1901、s1903、s1905：数据写入方法的步骤具体实施方式在写入与擦除过程中，快闪存储器元件会随着电子的多次的注入与移除而造成部分结构磨损，例如穿遂氧化层，导致电子写入速度增加并造成临界电压分布变宽。为了能够使数据被正确地存储，如图2所示，在本发明范例实施例中，存储器单元的磨损程度会被记录(s1001)；对应此存储器单元的注入电子量会根据此存储器单元的磨损程度被调整(s1003)并且此注入电子量会被注入至此存储器单元的电荷捕捉层，以将数据写入至此存储器单元中(s1005)。为了能够使本发明能够更清楚地被理解，以下将以数个范例实施例来作详细说明。[第一范例实施例]一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图3是根据第一范例实施例所绘示的主机系统与存储器存储装置。请参照图3，主机系统1000一般包括计算机1100与输入/输出(input/output，i/o)装置1106。计算机1100包括微处理器1102、随机存取存储器(randomaccessmemory，ram)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图4的鼠标1202、键盘1204、显示器1206与打印机1252。必须了解的是，图4所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图4所示的随身碟1256、存储卡1214或固态硬盘(solidstatedrive，ssd)1216等的可复写式非易失性存储器存储装置。一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以计算机系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数字相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的sd卡1312、mmc卡1314、记忆棒(memorystick)1316、cf卡1318或嵌入式存储装置1320(如图5所示)。嵌入式存储装置1320包括嵌入式多媒体卡(embeddedmmc，emmc)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。图6是绘示根据第一范例实施例所绘示的存储器存储装置的概要方块图。请参照图6，存储器存储装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。在本范例实施例中，连接器102是相容于通用串行总线(universalserialbus，usb)标准。然而，必须了解的是，本发明不限于此，连接器102也可以是符合并行先进附件(paralleladvancedtechnologyattachment，pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers，ieee)1394标准、高速外围组件连接接口(peripheralcomponentinterconnectexpress，pciexpress)标准、安全数字(securedigital，sd)接口标准、串行先进附件(serialadvancedtechnologyattachment，sata)标准、超高速一代(ultrahighspeed-i，uhs-i)接口标准、超高速二代(ultrahighspeed-ii，uhs-ii)接口标准、记忆棒(memorystick，ms)接口标准、多媒体存储卡(multimediacard，mmc)接口标准、嵌入式多媒体存储卡(embeddedmultimediacard，emmc)接口标准、通用快闪存储器(universalflashstorage，ufs)接口标准、小型快闪(compactflash，cf)接口标准、整合式驱动电子接口(integrateddeviceelectronics，ide)标准或其他适合的标准。存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与擦除等操作。可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以存储主机系统1000所写入的数据。在本范例实施例中，可复写式非易失性存储器模块106为多阶存储器单元(multilevelcell，mlc)nand型快闪存储器模块(即，一个存储器单元中可存储2位数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块106也可是单阶存储器单元(singlelevelcell，slc)nand型快闪存储器模块(即，一个存储器单元中可存储1位数据的快闪存储器模块)、多阶存储器单元(trinarylevelcell，tlc)nand型快闪存储器模块(即，一个存储器单元中可存储3位数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。图7是根据第一范例实施例所绘示的可复写式非易失性存储器模块的概要方块图。请参照图7，可复写式非易失性存储器模块106包括存储器单元阵列2202、字线控制电路2204、位线控制电路2206、列解码器(columndecoder)2208、数据输入/输出缓冲器2210与控制电路2212。存储器单元阵列2202包括用以存储数据的多个存储器单元(如图1所示)、连接此些存储器单元的多条位线(图未示)、多条字线与共用源极线(图未示)。存储器单元是以阵列方式配置在位线与字线的交叉点上。当从存储器控制器130接收到写入指令或读取数据时，控制电路2212会控制字线控制电路2204、位线控制电路2206、列解码器2208、数据输入/输出缓冲器2210来写入数据至存储器阵列202或从存储器阵列202中读取数据，其中字线控制电路2204用以控制施予至字线的字线电压，位线控制电路2206用以控制位线，列解码器2208依据指令中的解码行地址以选择对应的位线，并且数据输入/输出缓冲器2210用以暂存数据。在本范例实施例中，可复写式非易失性存储器模块106为mlcnand型快闪存储器模块，其使用多种栅极电压来代表多位(bits)的数据。具体来说，存储器单元阵列2202的每一存储器单元具有多个存储状态，并且此些存储状态是以多个阈值电压来区分。图8是根据第一范例实施例所绘示存储于存储器单元阵列中的写入数据所对应的栅极电压的统计分配图。请参照图8，以mlcnand型快闪存储器为例，每一存储器单元中的栅极电压可依据第一阈值电压va、第二阈值电压vb与第三阈值电压vc而区分为4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"。换句话说，每一个存储状态包括最低有效位(leastsignificantbit，lsb)以及最高有效位(mostsignificantbit，msb)。在本范例实施例中，存储状态(即，"11"、"10"、"00"与"01")中从左侧算起的第1位的值为lsb，而从左侧算起的第2位的值为msb。因此，在第一范例实施例中，每一存储器单元可存储2位数据。必须了解的是，图8所绘示的栅极电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，栅极电压与存储状态的对应也可是随着栅极电压越大而以"11"、"10"、"01"与"00"排列。或者，栅极电压所对应的存储状态也可为对实际存储值进行映射或反相后的值，此外，在另一范例时实例中，也可定义从左侧算起的第1位的值为msb，而从左侧算起的第2位的值为lsb。在本范例实施例中，每一存储器单元可存储2位数据，因此同一条字线上的存储器单元会构成2个实体页面(即，下实体页面与上实体页面)的存储空间。也就是说，每一存储器单元的lsb是对应下实体页面，并且每一存储器单元的msb是对应上实体页面。此外，在存储器单元阵列2202中数个实体页面会构成一个实体区块，并且实体区块为执行擦除操作的最小单位。亦即，每一实体区块含有最小数目之一并被擦除的存储器单元。存储器单元阵列2202的存储器单元的数据写入(或称为编程)是利用施予一特定端点的电压，例如是控制栅极电压来改变栅极中的一电荷补捉层的电子量，因而改变了存储器单元的栅极电压，以呈现不同的存储状态。例如，当下页面数据为1且上页面数据为1时，控制电路2212会控制字线控制电路2204不改变存储器单元中的栅极电压，而将存储器单元的存储状态保持为"11"。当下页面数据为1且上页面数据为0时，字线控制电路2204会在控制电路2212的控制下改变存储器单元中的栅极电压，而将存储器单元的存储状态改变为"10"。当下页面数据为0且上页面数据为0时，字线控制电路2204会在控制电路2212的控制下改变存储器单元中的栅极电压，而将存储器单元的存储状态改变为"00"。并且，当下页面数据为0且上页面数据为1时，字线控制电路2204会在控制电路2212的控制下改变存储器单元中的栅极电压，而将存储器单元的存储状态改变为"01"。图9是根据第一范例实施例所绘示的编程存储器单元的示意图。请参照图9，在本范例时实施例中，存储器单元的编程是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储器单元时，存储器控制器102会设定初始写入电压以及写入电压脉冲时间，并且指示可复写式非易失性存储器模块106的控制电路2212使用所设定的初始写入电压以及写入电压脉冲时间来编程存储器单元，以进行数据的写入。之后，存储器控制器102会使用验证电压来对存储器单元进行验证，以判断存储器单元是否已处于正确的存储状态。倘若存储器单元未被编程至正确的存储状态时，存储器控制器102指示控制电路2212以目前施予的写入电压加上一预设补偿值作为新的写入电压(亦称为重复写入电压)并且依据新的写入电压与写入电压脉冲时间再次来编程存储器单元。反之，倘若存储器单元以被编程至正确的存储状态时，则表示数据已被正确地写入至存储器单元。例如，初始写入电压会被设定为16伏特(voltage，v)，写入电压脉冲时间会被设定为18微秒(microseconds，μs)并且预设补偿值被设定为0.6v，但本发明不限于此。在另一范例实施例中，预设补偿值也可渐增或渐减。图10是根据第一范例实施例所绘示的验证存储器单元的存储状态的示意图。请参照图10，存储器单元阵列2202的存储器单元的数据读取是使用阈值电压来区分存储器单元的栅极电压。在读取下页数据的操作中，字线控制电路2204会施予第二阈值电压vb至存储器单元并且通过存储器单元的控制门(controlgate)是否导通和对应的运算式(1)来判断下页数据的值：lsb＝(vb)lower_pre1(1)其中(vb)lower_pre1表示通过施予第二阈值电压vb而获得的第1下页验证值。例如，当第二阈值电压vb小于存储器单元的栅极电压时，存储器单元的控制门(controlgate)不会导通并输出值'0'的第1下页验证值，由此lsb会被识别为0。例如，当第二阈值电压vb大于存储器单元的栅极电压时，存储器单元的控制门会导通并输出值'1'的第1下页验证值，由此此lsb会被识别为1。也就是说，用以呈现lsb为1的栅极电压与用以呈现lsb为0的栅极电压可通过第二阈值电压vb而被区分。在读取上页数据的操作中，字线控制电路2204会分别地施予第三阈值电压vc与第一阈值电压va至存储器单元并且通过存储器单元的控制门是否导通和对应的运算式(2)来判断上页数据的值：msb＝((va)upper_pre2)xor(～(vc)upper_pre1)(2)其中(vc)upper_pre1表示通过施予第三阈值电压vc而获得的第1上页验证值，并且(va)upper_pre2表示通过施予第一阈值电压va而获得的第2上页验证值，其中符号“～”代表反相。此外，在本范例实施例中，当第三阈值电压vc小于存储器单元的栅极电压时，存储器单元的控制门不会导通并输出值'0'的第1上页验证值((vc)upper_pre1)，当第一阈值电压va小于存储器单元的栅极电压时，存储器单元的控制门不会导通并输出值'0'的第2上页验证值((va)upper_pre2)。因此，在本范例实施例中，依照运算式(2)，当第三阈值电压vc与第一阈值电压va皆小于存储器单元的栅极电压时，在施予第三阈值电压vc下存储器单元的控制门不会导通并输出值'0'的第1上页验证值并且在施予第一阈值电压va下存储器单元的控制门不会导通并输出值'0'的第2上页验证值。此时，msb会被识别为1。例如，当第三阈值电压vc大于存储器单元的栅极电压且第一阈值电压va小于存储器单元的栅极电压小于存储器单元的栅极电压时，在施予第三阈值电压vc下存储器单元的控制门会导通并输出值'1'的第1上页验证值，并且在施予第一阈值电压va下存储器单元的控制门不会导通并输出值'0'的第2上页验证值。此时，msb会被识别为0。例如，当第三阈值电压vc与第一阈值电压va皆大于存储器单元的栅极电压时，在施予第三阈值电压vc下，存储器单元的控制门会导通并输出值'1'的第1上页验证值，并且在施予第一阈值电压va下存储器单元的控制门会导通并输出值'1'的第2上页验证值。此时，msb会被识别为1。必须了解的是，尽管本发明是以mlcnand型快闪存储器来作说明。然而，本发明不限于此，其他多层存储器单元nand型快闪存储器也可依据上述原理进行数据的读取。例如，以tlcnand型快闪存储器为例(如图11所示)，每一个存储状态包括左侧算起的第1位的最低有效位lsb、从左侧算起的第2位的中间有效位(centersignificantbit，csb)以及从左侧算起的第3位的最高有效位msb，其中lsb对应下页面，csb对应中页面，msb对应上页面。在此范例中，每一存储器单元中的栅极电压可依据第一阈值电压va、第二阈值电压vb、第三阈值电压vc、第四阈值电压vd、第五阈值电压ve、第六阈值电压vf与第七阈值电压vg而区分为8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。再例如，以slcnand型快闪存储器为例(未绘示)，每一个存储状态仅能存储一位数据，因此，每一存储器单元中的栅极电压可依据一个阈值电压来识别存储器单元的存储状态(即，"1"、"0")。图12是根据第一范例实施例所绘示的存储器控制器的概要方块图。必须了解的是，图12所示的存储器控制器的结构仅为一范例，本发明不以此为限。请参照图12，存储器控制器104包括存储器管理电路202、主机接口204与存储器接口206。存储器管理电路202用以控制存储器控制器104的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与擦除等操作。在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未绘示)与只读存储器(未绘示)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与擦除等操作。在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序代码型式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有驱动码，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与擦除等操作。此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储器单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路。存储器单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路是电性连接至微控制器。其中，存储器单元管理电路用以管理可复写式非易失性存储器模块106的实体擦除单元；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器擦除电路用以对可复写式非易失性存储器模块106下达擦除指令以将数据从可复写式非易失性存储器模块106中擦除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于usb标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于pata标准、ieee1394标准、pciexpress标准、sd标准、sata标准、uhs-i接口标准、uhs-ii接口标准、ms标准、mmc标准、emmc接口标准、ufs接口标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。在本发明一范例实施例中，存储器控制器104还包括缓冲存储器252、电源管理电路254以及错误检查与校正电路256。缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。在本范例实施例中，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(errorcheckingandcorrectingcode，ecccode)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。具体来说，错误检查与校正电路256会被设计能够校正一数目的错误位(以下称为最大可校正错误位数)。例如，最大可校正错误位数为24。倘若发生在所读取的数据的错误位的数目非大于24个时，错误检查与校正电路256就能够依据错误校正码将错误位校正回正确的值。反之，错误检查与校正电路256就会回报错误校正失败且存储器管理电路202会将指示数据已遗失的讯息传送给主机系统1000。在本范例实施例中，存储器控制器104(或存储器管理电路202)会记录可复写式非易失性存储器模块106中存储器单元的磨损程度值。例如，对于可复写式非易失性存储器模块106的擦除是以实体区块为单位来进行，因此，例如，存储器控制器104(或存储器管理电路202)会记录可复写式非易失性存储器模块106中每个实体区块的擦除次数，由此监控每个存储器单元的磨损程度。然而，必须了解的是，除了以擦除次数来作为磨损程度值之外，在本发明另一范例实施例中，存储器单元的写入次数、错误位数、错误位比例或读取次数，或依据上述部分或全部的参数组合而成也可被作为衡量存储器单元的磨损程度。特别是，在本范例实施例中，存储器控制器104(或存储器管理电路202)会根据每个存储器单元的穿遂氧化层的磨损程度来调整编程时所使用的初始写入电压，用以调整电荷补捉层所含的电子量，以避免过度写入而产生错误位。具体来说，存储器控制器104(或存储器管理电路202)会随着存储器单元的磨损程度值增加，而降低对应此存储器单元的初始写入电压。例如，当欲对一个存储器单元进行编程时，存储器控制器104(或存储器管理电路202)会判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值是否小于此第一阈值时，存储器控制器104(或存储器管理电路202)会使用第一写入电压作为初始写入电压。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器控制器104(或存储器管理电路202)会判断此存储器单元的磨损程度值是否小于第二阈值。并且，倘若此存储器单元的磨损程度值小于第二阈值时，存储器控制器104(或存储器管理电路202)会使用第二写入电压作为初始写入电压。倘若此存储器单元的磨损程度值非小于第二阈值时，存储器控制器104(或存储器管理电路202)会使用第三写入电压作为初始写入电压。在此，第二阈值是大于第一阈值，第一写入电压大于第二写入电压且第二写入电压大于第三写入电压。例如，第一阈值为500；第二阈值为1000；第一写入电压为16v；第二写入电压为14v，并且第三写入电压为12v。也就是说，如表1所示，在本范例实施例中，存储器控制器104(或存储器管理电路202)使用脉冲写入/验证临界电压方法来编程存储器单元时，所使用的写入电压(即，初始写入电压(vpro_0)、第一重复写入电压(vpro_1)、第二重复写入电压(vpro_2)…)会根据存储器单元的磨损程度值(wd)而有所不同。表1必须了解的是，尽管在上述范例中，是以两个阈值(第一阈值与第二阈值)来区分存储器单元的磨损程度并且以第一写入电压、第二写入电压与第三写入电压来设定对应不同磨损程度的存储器单元的初始写入电压，但本发明不限于此。在本发明范例另一范例实施例中，存储器单元的磨损程度可被分为更多个等级，并且每个存储器单元的写入电压可根据下述公式来计算：vpgm(i，n)＝ivpgm-i×a+(n)×c其中i表示存储器单元的磨损程度，n为重复写入次数，ivpgm预设初始写入电压，a预设补偿值且c为预设调整值。在此，vpgm(0，0)表示在存储器单元的磨损为最小程度(例如，wd<500)时的初始写入电压，vpgm(0，1)表示在存储器单元的磨损为最小程度(例如，wd<500)时的第一重复写入电压，以此类推。在另一范例实施例中，预设补偿值可因磨损程度的不同而进行相对应的改变，其中，此改变可是线性或非线性的增加或减少。在另一范例实施例中，预设调整值可因重复写入次数的变化而进行相对应的改变，其中，此改变可是线性或非线性的减少或增加。图13是根据本发明第一范例实施例所绘示的数据写入方法的流程图。请参照图13，在步骤s1201中，存储器单元的磨损程度值会被记录。在步骤s1203中，对应存储器单元的初始写入电压会根据存储器单元的磨损程度值被调整。在步骤s1205中，对应存储器单元的初始写入电压与写入电压脉冲时间会被用来开始编程存储器单元，以将数据写入至存储器单元中。图14是根据第一范例实施例所绘示的调整对应存储器单元的初始写入电压的流程图。请参照图14，在步骤s1301中此存储器单元的磨损程度值是否小于第一阈值会被判断。倘若此存储器单元的磨损程度值小于第一阈值，在步骤s1303中，第一写入电压会被用作为初始写入电压。倘若此存储器单元的磨损程度值非小于第一阈值时，则在步骤s1305中，存储器单元的磨损程度值是否小于第二阈值会被判断。倘若此存储器单元的磨损程度值小于第二阈值时，在步骤s1307中，第二写入电压会被用作为初始写入电压。倘若存储器单元的磨损程度值非小于第二阈值时，在步骤s1309中第三写入电压会被用作为初始写入电压。[第二范例实施例]第二范例实施例的存储器存储装置的结构与第一范例实施例的存储器存储装置是类似，其不同之处在于第二范例实施例的存储器控制器(或存储器管理电路)会根据每个存储器单元的磨损程度来调整编程时所使用的写入电压脉冲时间，用以调整电荷补捉层所含的电子量，以避免过度写入而产生错误位。以下将使用第一范例实施例的元件标号来说明第二范例实施例与第一范例实施例的差异之处。一般来说，存储器控制器104(或存储器管理电路202)会将一预设时间(例如，16微秒)作为快闪存储器存储模块106的存储器单元的写入电压脉冲时间。并且，在进行存储器单元编程时，存储器控制器104(或存储器管理电路202)会使用此写入电压脉冲时间来配合初始写入电压将电子注入至存储器单元中。在本范例实施例中，存储器控制器104(或存储器管理电路202)会随着存储器单元的磨损程度值增加，而减少对应此存储器单元的写入电压脉冲时间。图15-16是根据第二范例实施例所绘示的编程存储器单元的示意图。请参照图15-16，例如，当欲对一个存储器单元进行编程时，存储器控制器104(或存储器管理电路202)会判断此存储器单元的磨损程度值是否小于第一阈值。倘若此存储器单元的磨损程度值是否小于此第一阈值时，存储器控制器104(或存储器管理电路202)会使用第一时间作为写入电压脉冲时间(如图15所示)。倘若此存储器单元的磨损程度值非小于第一阈值时，存储器控制器104(或存储器管理电路202)会判断此存储器单元的磨损程度值小于第二阈值。并且，倘若此存储器单元的磨损程度值小于第二阈值时，存储器控制器104(或存储器管理电路202)会使用第二时间作为写入电压脉冲时间(如图16所示)。倘若此存储器单元的磨损程度值非小于第二阈值时，存储器控制器104(或存储器管理电路202)会使用第三时间作为写入电压脉冲时间(如图17所示)。例如，第一时间为18微秒，第二时间为14.4微秒且第三时间为11.7微秒。也就是说，如表1所示，在本范例实施例中，存储器控制器104(或存储器管理电路202)使用脉冲写入/验证临界电压方法来编程存储器单元时，所使用的写入电压脉冲时间会根据存储器单元的磨损程度值(wd)而有所不同。表2在另一范例实施例中，初始的写入电压脉冲时间可因磨损程度的不同而进行相对应的改变，其中，此改变可是线性或非线性的增加或减少。在另一范例实施例中，写入电压脉冲时间的预设调整值可因重复写入次数的变化而进行相对应的改变，其中，此改变可是线性或非线性的减少或增加。此外，值得一提的是，在本范例实施例中，在通过验证电压确认存储器单元未被编程至正确的存储状态时，存储器控制器102指示控制电路2212以目前施予的写入电压加上预设补偿值作为新的写入电压(亦称为重复写入电压)并且依据新的写入电压与相同的写入电压脉冲时间再次来编程存储器单元。然而，本发明不限于此，在本发明另一范例实施例中，写入电压脉冲时间也可随着重复编程的次数增加而增加。图18是根据本发明第二范例实施例所绘示的数据写入方法的流程图。请参照图18，在步骤s1701中，存储器单元的磨损程度值会被记录。在步骤s1703中，对应存储器单元的写入电压脉冲时间会根据存储器单元的磨损程度值被调整。在步骤s1705中，对应存储器单元的初始写入电压与写入电压脉冲时间会被用来开始编程存储器单元，以将数据写入至存储器单元中。图19是根据第二范例实施例所绘示的调整对应存储器单元的写入电压脉冲时间的流程图。请参照图19，在步骤s1801中此存储器单元的磨损程度值是否小于第一阈值会被判断。倘若此存储器单元的磨损程度值小于第一阈值，在步骤s1803中，第一时间会被用作为写入电压脉冲时间。倘若此存储器单元的磨损程度值非小于第一阈值时，则在步骤s1805中，存储器单元的磨损程度值是否小于第二阈值会被判断。倘若此存储器单元的磨损程度值小于第二阈值时，在步骤s1807中，第二时间会被用作为写入电压脉冲时间。倘若存储器单元的磨损程度值非小于第二阈值时，在步骤s1809中第三时间会被用作为写入电压脉冲时间。值得一提的是，尽管根据每个存储器单元的磨损程度来调整编程时所使用的初始写入电压来减少注入存储器单元的电子量并且根据每个存储器单元的磨损程度来调整编程时所使用的写入电压脉冲时间来减少注入存储器单元的电子量分别地描述于第一范例实施例与第二范例实施例中。然而，在本发明另一范例实施例中，存储器控制器(或存储器管理电路)也可根据每个存储器单元的磨损程度来同时调整编程时所使用的初始写入电压与写入电压脉冲时间，以减少注入存储器单元的电子量，由此避免过度写入而产生错误位。例如，当存储器单元的磨损程度值非小于第一阈值且小于第二阈值时，初始写入电压调整为原始初始写入电压的90％并且写入电压脉冲时间会被调整为原写入电压脉冲时间的90％；当存储器单元的磨损程度值非小于第二阈值且小于第三阈值时，初始写入电压调整为原始初始写入电压的85％并且写入电压脉冲时间会被调整为原写入电压脉冲时间的80％；以及当存储器单元的磨损程度值非小于第三阈值时，初始写入电压调整为原始初始写入电压的80％并且写入电压脉冲时间会被调整为原写入电压脉冲时间的70％。图20是根据本发明第三范例实施例所绘示的数据写入方法的流程图。请参照图20，在步骤s1901中，存储器单元的磨损程度值会被记录。在步骤s1903中，对应存储器单元的初始写入电压与写入电压脉冲时间会根据存储器单元的磨损程度值被调整。在步骤s1905中，对应存储器单元的初始写入电压与写入电压脉冲时间会被用来开始编程存储器单元，以将数据写入至存储器单元中。综上所述，本发明范例实施例的数据写入方法、存储器控制器与存储器存储装置是根据存储器单元的磨损程度来调整初始写入电压与写入电压脉冲时间的至少其中一。基此，每次编程所注入至存储器单元的电子会根据存储器单元的磨损状态而被调整，由此可有效地防止过度写入并减少错误位的发生。虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书所界定者为准。当前第1页12当前第1页12