SRAM的存储单元结构的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种静态随机存取存储器(sram)的存储单元结构。
背景技术：
：集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应导致的单粒子翻转(seu)带来的软错误。软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得单粒子翻转成为软错误的一个重要来源。现有sram的存储单元结构通常采用6管结构，这种6管存储单元本身抗软错误的能力差，故需要增加抗软错误单元，所以6管存储单元及抗软错误单元的漏电功耗(leakagepower)很大，不适用于对漏电功耗要求很高的应用中，如可穿戴设备、物联网应用等等。如图1所示，是现有第一种sram的存储单元结构，包括互锁的第一反相器101和第二反相器102，第一反相器101和第二反相器102的结构相同且都是采用由一个nmos管和一个pmos管连接形成的cmos反相器。位线bl和q节点之间连接有由nmos管101组成的传输管，位线blb和qn节点之间连接有由nmos管102组成的传输管，nmos管101和nmos管102的栅极都连接到位线wl。由图1所示可知，在q节点和qn节点中的任意一个节点受到干扰时容易产生翻转，这种结构不具备抗软错误的能力。技术实现要素：本发明所要解决的技术问题是提供一种sram的存储单元结构，能提高电路的抗软错误能力，同时还能提高sram良率和降低电路的漏电功耗。为解决上述技术问题，本发明提供的sram的存储单元结构，其特征在于，包括：由第一nmos管、第二nmos管、第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管组成的主体结构，由第七pmos管组成的第一传输管和由第八pmos管组成的第二传输管。所述第一nmos管的漏极、所述第二pmos管的漏极、所述第五pmos管的栅极、所述第二nmos管的栅极都连接到q节点。所述第二nmos管的漏极、所述第三pmos管的漏极、所述第六pmos管的栅极和所述第一nmos管的栅极都连接到qn节点。所述第一pmos管的漏极、所述第五pmos管的源极、所述第四pmos管的栅极和所述第三pmos管的栅极都连接到第三节点。所述第四pmos管的漏极、所述第六pmos管的源极、所述第一pmos管的栅极和所述第二pmos管的栅极都连接到第四节点。所述第一pmos管的源极、所述第二pmos管的源极、所述第三pmos管的源极和所述第四pmos管的源极都连接到电源电压。所述第一nmos管的源极、所述第二nmos管的源极、所述第五pmos管的漏极和所述第六pmos管的漏极都接地。所述q节点和所述第三节点的信号电位相同，所述qn节点和所述第四节点的信号电位相同，所述q节点和所述qn节点的信号电位反相并作为两个反相的存储节点。所述q节点通过所述第一传输管连接第一位线，所述qn节点通过所述第二传输管连接第二位线，所述第一传输管和所述第二传输管的控制端都连接字线。所述第七pmos管的第一端连接所述第一位线，所述第七pmos管的第二端连接所述q节点，所述第七pmos管的第一端为所述第七pmos管中的源极或漏极中的一个，所述第七pmos管的第二端为所述第七pmos管中的源极或漏极中的另一个，所述第七pmos管的控制端为栅极。所述第八pmos管的第一端连接所述第二位线，所述第八pmos管的第二端连接所述qn节点，所述第八pmos管的第一端为所述第八pmos管中的源极或漏极中的一个，所述第八pmos管的第二端为所述第八pmos管中的源极或漏极中的另一个，所述第八pmos管的控制端为栅极。所述q节点、所述qn节点、所述第三节点和所述第四节点形成两重互锁结构，从而提高sram的存储单元结构的抗软错误能力；同时所述存储单元结构的nmos管的数量减小到两个，各nmos管的阈值电压设置为小于各pmos管的阈值电压，利用nmos管的阈值电压比pmos管的阈值电压小的特征来降低存储单元结构的漏电功耗。进一步的改进是，所述存储单元结构的存储信息为1时，所述q节点的电位为1、所述qn节点的电位为0。进一步的改进是，对所述存储单元结构进行写“1”时，所述字线加低电平，所述第一位线加高电平，所述第二位线加低电平。进一步的改进是，所述存储单元结构的存储信息为0时，所述q节点的电位为0、所述qn节点的电位为1。进一步的改进是，对所述存储单元结构进行写“0”时，所述字线加低电平，所述第一位线加低电平，所述第二位线加高电平。进一步的改进是，对所述存储单元结构进行读取时，所述字线加低电平，所述第一位线和所述第二位线都加低电位，通过灵敏放大器读取所述第一位线和所述第二位线的电位差实现对所述存储单元结构的读取。本发明的主体结构包括四个存储节点且能实现存储节点的双重互锁，当一个存储节点受到干扰时另外一对存储节点对应的互锁结构能使受到干扰的存储节点的干扰消除，如q节点和qn节点组成一对互锁存储节点，第三节点和第四节点组成另一对互锁存储节点，如果q节点和qn节点中的一个出现干扰时，第三节点和第四节点保持稳定并能使得干扰消除；而如果第三节点和第四节点中的一个出现干扰时，q节点和qn节点保持稳定并能使得干扰消除，所以本发明能提高电路的抗软错误能力。另外，本发明的主体结构中仅采用了两个必须的nmos管，其他都采用pmos管；同时，本发明中的传输管也能都采用pmos管，所以本发明能将存储单元结构的nmos管的数量减小最少即两个，另外本发明还将各nmos管的阈值电压设置为小于各pmos管的阈值电压，利用nmos管的阈值电压比pmos管的阈值电压小的特征来降低存储单元结构的漏电功耗，也即阈值电压较大的pmos管的漏电功耗小于阈值电压较小的nmos管的漏电功耗，这样就能降低整个存储单元结构的漏电功耗；从而使得本发明适合超低漏电的应用，例如可穿戴设备、物联网应用等等。另外，本发明还能提高电路的读静态噪声容限(rsnm)，使得本发明在读过程中最不容易发生错误，从而能提高sram的良率。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有第一种sram的存储单元结构；图2是现有第二种sram的存储单元结构；图3是本发明实施例sram的存储单元结构；图4是本发明实施例sram的存储单元结构的基本功能和抗软错误的仿真波形图。具体实施方式现有第二种sram的存储单元结构：如图2所示，是现有第二种sram的存储单元结构，包括：由nmos管n201、n202、n203和n204以及pmos管p201、p202、p203和p204连接形成的主体结构，nmos管n205和n206为两个传输管，q节点通过nmos管n205和位线bl连接，qn节点通过nmos管n206和位线blb连接，nmos管n205和n206的栅极都连接到位线wl。q节点和qn节点反相，q节点和b节点同相，a201节点和b201节点反相。图2所示的主体结构能实现存储节点的双重互锁，具有抗软错误的能力。但是依然具有漏电功耗大的缺陷。本发明实施例sram的存储单元结构：如图3所示，是本发明实施例sram的存储单元结构，本发明实施例sram的存储单元结构包括：由第一nmos管n1、第二nmos管n2、第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第五pmos管p5和第六pmos管p6组成的主体结构。所述第一nmos管n1的漏极、所述第二pmos管p2的漏极、所述第五pmos管p5的栅极、所述第二nmos管n2的栅极都连接到q节点。所述第二nmos管n2的漏极、所述第三pmos管p3的漏极、所述第六pmos管p6的栅极和所述第一nmos管n1的栅极都连接到qn节点。所述第一pmos管p1的漏极、所述第五pmos管p5的源极、所述第四pmos管p4的栅极和所述第三pmos管p3的栅极都连接到第三节点a即a节点。所述第四pmos管p4的漏极、所述第六pmos管p6的源极、所述第一pmos管p1的栅极和所述第二pmos管p2的栅极都连接到第四节点b即b节点。所述第一pmos管p1的源极、所述第二pmos管p2的源极、所述第三pmos管p3的源极和所述第四pmos管p4的源极都连接到电源电压。所述第一nmos管n1的源极、所述第二nmos管n2的源极、所述第五pmos管p5的漏极和所述第六pmos管p6的漏极都接地。所述q节点和所述第三节点a的信号电位相同，所述qn节点和所述第四节点b的信号电位相同，所述q节点和所述qn节点的信号电位反相并作为两个反相的存储节点。所述q节点、所述qn节点、所述第三节点a和所述第四节点b形成两重互锁结构，从而提高sram的存储单元结构的抗软错误能力；同时所述主体结构的nmos管的数量减小到两个，能减少nmos管的数量增加所带来的漏电增加，从而能降低存储单元结构的漏电功耗。所述存储单元结构还包括第一传输管和第二传输管。所述q节点通过所述第一传输管连接第一位线bl，所述qn节点通过所述第二传输管连接第二位线blb，所述第一传输管和所述第二传输管的控制端都连接字线。所述第一传输管由第七pmos管p7组成，所述第二传输管由第八pmos管p8组成。所述第七pmos管p7的第一端连接所述第一位线bl，所述第七pmos管p7的第二端连接所述q节点，所述第七pmos管p7的第一端为所述第七pmos管p7中的源极或漏极中的一个，所述第七pmos管p7的第二端为所述第七pmos管p7中的源极或漏极中的另一个，所述第七pmos管p7的控制端为栅极。所述第八pmos管p8的第一端连接所述第二位线blb，所述第八pmos管p8的第二端连接所述qn节点，所述第八pmos管p8的第一端为所述第八pmos管p8中的源极或漏极中的一个，所述第八pmos管p8的第二端为所述第八pmos管p8中的源极或漏极中的另一个，所述第八pmos管p8的控制端为栅极。所述第一传输管和所述第二传输管都采用pmos管的结构使所述存储单元结构中的nmos管的数量减小两个，能减少nmos管的数量增加所带来的漏电增加，从而能降低存储单元结构的漏电功耗。所述存储单元结构的存储信息为1时，所述q节点的电位为1、所述qn节点的电位为0。节点a的电位则为1，节点b的电位则为0。对所述存储单元结构进行写“1”时，所述字线加低电平，所述第一位线bl加高电平，所述第二位线blb加低电平。在图2中显示了写“1”对应的波形。所述存储单元结构的存储信息为0时，所述q节点的电位为0、所述qn节点的电位为1。节点a的电位则为0，节点b的电位则为1。对所述存储单元结构进行写“0”时，所述字线加低电平，所述第一位线bl加低电平，所述第二位线blb加高电平。在图2中显示了写“0”对应的波形。对所述存储单元结构进行读取时，所述字线加低电平，所述第一位线bl和所述第二位线blb都加低电位，通过灵敏放大器读取所述第一位线bl和所述第二位线blb的电位差实现对所述存储单元结构的读取。在图2中显示了读“0”和读“1”对应的波形。本发明实施例的主体结构包括四个存储节点且能实现存储节点的双重互锁，当一个存储节点受到干扰时另外一对存储节点对应的互锁结构能使受到干扰的存储节点的干扰消除，如q节点和qn节点组成一对互锁存储节点，第三节点a和第四节点b组成另一对互锁存储节点，如果q节点和qn节点中的一个出现干扰时，第三节点a和第四节点b保持稳定并能使得干扰消除；而如果第三节点a和第四节点b中的一个出现干扰时，q节点和qn节点保持稳定并能使得干扰消除，所以本发明实施例能提高电路的抗软错误能力。另外，本发明实施例的主体结构中仅采用了两个必须的nmos管，其他都采用pmos管；同时，本发明实施例中的传输管也能都采用pmos管，所以本发明实施例能将存储单元结构的nmos管的数量减小最少即两个，另外本发明实施例还将各nmos管的阈值电压设置为小于各pmos管的阈值电压，利用nmos管的阈值电压比pmos管的阈值电压小的特征来降低存储单元结构的漏电功耗，也即阈值电压较大的pmos管的漏电功耗小于阈值电压较小的nmos管的漏电功耗，这样就能降低整个存储单元结构的漏电功耗；也从而使得本发明实施例适合超低漏电的应用，例如可穿戴设备、物联网应用等等。另外，本发明实施例还能提高电路的读静态噪声容限(rsnm)，使得本发明在读过程中最不容易发生错误，从而能提高sram的良率。如图4所示，是本发明实施例sram的存储单元结构的基本功能和抗软错误的仿真波形图，下面结合图4来说明一下本发明实施例的基本功能和抗软错误：第一、电路基本写功能描述:1.写“1”：如图3中所示状态，假设初始状态a、q节点、qn节点、b四个节点的电位分别为：0、0、1、1。如图4所示的波形中，写“1”的过程首先需要位线bl上拉到1，位线blb下拉到0，然后字线wl拉到0使传输管即pmos管p7和pmos管p8开启，q节点电位被拉到1，qn节点被下拉到“一个p管阈值电压”的电位即pmos管p8的阈值电压，这是因为该处对应的p管即pmos管p8只能传弱0的原因，会有一个阈值电压损失，接着q节点与qn节点会进一步将这个电压差放大，qn节点被下拉到0电位。由于qn节点为0电位，pmos管p6开启，b节点电位被下拉，同时，q节点为1电位则导致pmos管p5关。这样一来，b节点的0电位会导通p1，a节点的电位被上拉，pmos管p1和pmos管p4通过锁存结构进一步将电位差放大。最终，a节点、q节点、qn节点、b节点四个节点的电位分别被改为：1、1、0、0，逻辑1被写入sram单元内。2.写“0”：如图3中所示状态，假设初始状态a节点、q节点、qn节点、b节点四个节点的电位分别为：1、1、0、0。如图4波形中，写“0”的过程首先需要位线blb上拉到1，位线bl下拉到0，然后字线wl拉到0使传输管即pmos管p7和pmos管p8开启，qn节点电位被拉到1，q节点被下拉到“一个p管阈值电压”的电位即pmos管p7的阈值电压，这是因为该处对应的p管即pmos管p7只能传弱0的原因，会有一个阈值电压损失，接着q节点与qn节点会进一步将这个电压差放大，q节点被下拉到0电位。由于q节点为0电位，pmos管p5开启，a节点电位被下拉，同时，qn节点为1电位则导致pmos管p6关断。这样一来，a节点的0电位会导通pmos管p4，a节点的电位被上拉，pmos管p1和pmos管p4通过锁存结构进一步将电位差放大。最终，a节点、q节点、qn节点、b节点四个节点的电位分别被改为：0、0、1、1，逻辑0被写入sram单元内。第二、电路基本读功能描述：1.读“1”：如图4波形中，位线bl和blb都预先被拉到0v，然后字线wl拉到0v使传输管即pmos管p7和pmos管p8开启，由于qn节点存的信息即数据是0，所以位线blb电位不变，q节点的1电位会导致位线bl被上拉，当bl和blb电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据1读出。2.读“0”：如图2波形中，位线bl和blb都预先被拉到0v，然后字线wl拉到0v使传输管即pmos管p7和pmos管p8开启，由于q节点存的信息即数据是0，所以位线bl电位不变，qn节点的1电位会导致位线blb被上拉，当bl和blb电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据0读出。第三、抗软错误功能描述:如图4波形中，在90ns，200ns，290ns，310ns分别对b节点，q节点，a节点，qn节点施加干扰脉冲(seu)，可以看到各个存储节点都可以恢复到原来的正确逻辑状态。本发明实施例电路和图1所示的现有第一种电路以及图2所示的现有第二种电路的比较：在对比读静态噪声容限时，电源电压为1.2v，如图4中所示。表一读静态噪声容限(mv)静态漏电功耗(nw)本发明实施例电路355.91.81现有第一种电路137.95.79现有第二种电路171.47.64图1所示的现有第一种电路即6管单元不具备抗软错误功能，当其内部存储节点发生软错误时，很容易发生翻转。本发明实施例电路与其他两种电路即现有第一种电路和现有第二种电路相比，有着最大的读静态噪声容限。相比而言，本发明实施例的读静态噪声容限分别是现有第一种电路的2.58倍以及现有第二种电路2.08倍，读静态噪声容限的具体值请见表一所示，这意味着本发明实施例电路在读过程中最不容易发生错误，这提高了sram的良率。由于对比中所用的工艺的pmos管比nmos管阈值电压高，本发明实施例的传输管均为pmos管，且图3中p5，p6所示的也均为pmos管，大大降低了本发明实施例在静态模式下的漏电功耗，所以有着最低的漏电功耗。本发明实施例适合超低漏电的应用，例如可穿戴设备、物联网应用等等。漏电功耗具体值请参考表一所示。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。当前第1页12