一种高效低功耗的EEPROM灵敏读放电路及其工作方法与流程

本发明公开一种高效低功耗的eeprom灵敏读放电路及其工作方法，属于存储器数据读出的技术领域。

背景技术：

传统的eeprom灵敏读放电路大多使用电压比较器或电流比较器来检测存储cell的电压或电流大小，参见附图1、2、3、4，然而上述两种方法会附带有电流源、带隙基准等稳定的电流、电压产生电路，进而会给芯片带来更大的功耗及更大的面积，抬高芯片的成本，降低产品竞争力。

对此，本技术领域对上述两种方法进行了技术改进，参见附图5所示的电路，其相对所述前两种方法更简单：整个电路是用一个读电流、一个共栅极单级放大电路、一个反相器的翻转阈值作为比较电压，但该改进电路的缺点也比较明显，即由于eeprom存储cell到读放电流源的通路上存在寄生电容，所以cell状态截止即读数据“1”时，读电流源首先要对寄生电容充电，当寄生电容的充电电压达到反相器的翻转阈值(vdd/2可调)时，读放电路才会输出数据“1”，读放电流对寄生电容的充电时间很明显限制了eeprom的读数据时间，而且随着eeprom的容量增大，存储cell的寄生电容也会相应增大，读数据“1”的速度会更慢，数据读出频率也会显著降低；另一个缺点是随着eeprom的工作电压升高，读出反相器的翻转阈值vdd/2也会增大，这样，读数据“1”的时候，充电到翻转阈值的时间会加大，读时间增大，而且重要的一点，充电电压达到vdd/2翻转阈值时，读出反相器上会形成穿通电流，增大eeprom的功耗，造成不必要的能源浪费，这些问题都需要在设计的时候尽量避免。

技术实现要素：

针对现有技术的不足，本发明公开一种高效低功耗的eeprom灵敏读放电路。本发明所述读放电路在简化电路结构的同时，解决了芯片读放模块功耗、模块面积、读放速度的问题。

本发明还公开了上述读放电路的工作方法。

本发明的技术方案如下：

一种高效低功耗的eeprom灵敏读放电路，包括读放电流源is_rd、读数据信号enb_rd、bl位线和输出端，其特征在于，还包括共栅电路模块和传输门电路模块；所述共栅电路模块包括两个并联的共源极单级放大器：n沟道mos管nm1和p沟道mos管pm8；所述传输门电路模块包括在读电流通路上串联的p沟道mos管pm9和n沟道mos管nm0。本发明在所述读放电路中引入共栅结构电路，降低位线电压翻转阈值，即使电源vdd有波动，也能保证所述共栅电路模块的阈值翻转电压稳定。为了防止在nm1、pm8的翻转阈值形成穿通电流，在cell的读电流通路上增加一个由pm9、nm0形成的传输门，p沟道mos管pm9的栅极不接vss，接p沟道mos管pm6的栅极，为的是增大p沟道mos管pm9的电阻，即在读数据“1”时，p沟道mos管pm8的栅极电压先升高，p沟道mos管pm8截止后，n沟道mos管nm1的栅极电压才达到翻转阈值使nm1管导通，从而避免了pm8、nm1同时导通形成穿通电流增大功耗的情况。

根据本发明优选的，在读放电路的读放电流源的通路上设置有稳压电路模块，以减小读电流对储存cell寄生电容的放电时间。此技术有点在于，显著提高eeprom的读数据速度。

根据本发明优选的，所述稳压电路模块包括两个二极管接法的串联n沟道mos管nm3和n沟道mos管nm4。在eeprom读数据“1”时，nm3、nm4的drain端会有一个稳定电压，减小读电流对cell寄生电容的放电时间，显著提高eeprom的读数据速度。

根据本发明优选的，所述读放电路还包括开关电路模块，包括：在读放电流源is_rd和电源vdd之间串联设置的p沟道mos管pm0、p沟道mos管pm1、p沟道mos管pm2、p沟道mos管pm3；所述p沟道mos管pm0上并联有开关s2，所述p沟道mos管pm1上并联有开关s1，所述p沟道mos管pm2上并联有开关s0。此处设计的优点在于，读放电流源is_rd是为整个读放电路提供的读放电流源，pm0、pm1、pm2、pm3是调节读放电流的镜像管，通过调节s0、s1、s2开关管的通断，可以得到pm6、pm7合适的电流值，即确定最适合的读放电流参数，从而以最小的功耗，达到最优读放性能。

根据本发明优选的，所述开关电路模块还连接有滤波电路模块。此设计的优点在于，本发明中优选电阻res、电容cap组成滤波电路，稳定镜像管的栅极电压，达到更好的镜像匹配效果。本发明中电路中电容cap也有启动电路的作用，使读放更快速的进入工作状态。

根据本发明优选的，在所述读放电路的输出端还设置有寄存器电路模块，根据读时钟信号存储此时地址下的eeprom的读放数据。每一个读时钟rdck到的时候，寄存器就会存储此时地址下的eeprom的读放数据，直到下一个读时钟到来，此设计留给数据采集以充裕的时间，从而实现方便数字处理部分的设计。

上述读放电路的工作方法，包括：当所述读放电路开始读数据时，读数据信号enb_rd为高电平，p沟道mos管pm4、p沟道mos管pm5导通，n沟道mos管nm2截止，然后p沟道mos管pm6、p沟道mos管pm7导通，并有读放电流源is_rd按比例通过p沟道mos管pm3镜像到p沟道mos管pm6、p沟道mos管pm7的两条通路上，此时，所述读放电路功能开启：其特征在于，

1)若读地址所指向的eeprom存储cell属于导通状态，那么bl位线上的电压接近为0，即n沟道mos管nm1、p沟道mos管pm8的栅极电压为低，p沟道mos管pm8导通，反相器inv2的输入端为高电平，寄存器dff的d输入端为低电平，当读时钟rdck变为高电平时，寄存器dff输出低电平，即读出数据“0”；直到下一个读时钟rdck变为高电平，寄存器dff的输出才根据输入端的数据变化而变化，寄存器dff输出数据保存读时钟rdck的一个周期；

2)若存储cell属于截止状态，那么bl位线上的读电流对存储cell的寄生电容充电，直到bl位线上的电压达到高电平，由于nm3、nm4管子起到稳压二极管作用，所以bl位线上的充电时间不会因存储容量大，寄生电容大而延长时间，充电时间会很快，n沟道mos管nm1、p沟道mos管pm8的栅极为高电平，n沟道mos管nm1管导通，反相器inv2输入端为低电平，寄存器dff的d输入端为高电平，当读时钟rdck变为高电平时，寄存器dff输出高电平，即读出数据“1”。

本发明的技术优势在于：

1、本发明从功耗、芯片面积、读数据速度全方面考虑，不使用带隙基准、电压比较器等复杂电路的情况下，极大提高eeprom的产品性能，并能优化产品，降低功耗，相应节省面积，降低成本，显著提高产品在市场上的竞争力。

2、本发明无需带隙基准、电流源、电压比较器、电流比较器等功能模块，在简单的读放电路，如附图5所示的基础上，利用cascode结构、传输门、二极管电路明显降低读放模块功耗，提升读放速度，并且避免穿通电流的形成，同样是提高了产品市场竞争力。

3、本发明中增加了s0、s1、s2开关，也可用mos管替代，有效调节读放电流大小，其在具体应用时：在芯片制造过程中，工艺发生偏差时，造成电路中的各项参数(电压、电流、寄生电容、电阻)偏差，此时即可通过调节s0、s1、s2开关，确定最适合的读放电流参数，从而以最小的功耗，达到最优读放性能。利用滤波电路稳定镜像管的栅极电压，达到更好的镜像匹配效果，而且所述电容cap也有启动电路的作用，使读放更快速的进入工作状态。

4、为了方便采集读放数据，本发明在输出端增加了寄存器，每一个读时钟rdck到的时候，寄存器就会存储此时地址下的eeprom的读放数据，直到下一个读时钟到来，此设计留给数据采集以充裕的时间，从而实现方便数字处理部分的设计。

附图说明

图1：现有技术中的利用电压比较器的读放电路的电路原理图；

图2：在现有技术中的所述读放电压比较器；

图3：在现有技术中的电流比较器的读放拓扑结构；

图4：在现有技术中的差分电流比较器结构；

图5：在现有技术中的传统读放电路原理图；

图6：为本发明所述读放电路的电路原理图。

具体实施方式

下面结合实施例和说明书附图对本发明做详细的说明，但不限于此。

实施例1、

如附图6所示。

一种高效低功耗的eeprom灵敏读放电路，包括读放电流源is_rd、读数据信号enb_rd、bl位线和输出端，还包括共栅电路模块和传输门电路模块；所述共栅电路模块包括两个并联的共源极单级放大器：n沟道mos管nm1和p沟道mos管pm8；所述传输门电路模块包括在读电流通路上串联的p沟道mos管pm9和n沟道mos管nm0。

在读放电路的读放电流源的通路上设置有稳压电路模块，以减小读电流对储存cell寄生电容的放电时间。

所述稳压电路模块包括两个二极管接法的串联n沟道mos管nm3和n沟道mos管nm4。

所述读放电路还包括开关电路模块，包括：在读放电流源is_rd和电源vdd之间串联设置的p沟道mos管pm0、p沟道mos管pm1、p沟道mos管pm2、p沟道mos管pm3；所述p沟道mos管pm0上并联有开关s2，所述p沟道mos管pm1上并联有开关s1，所述p沟道mos管pm2上并联有开关s0。

所述开关电路模块还连接有滤波电路模块。优选电阻res、电容cap组成滤波电路，稳定镜像管的栅极电压，达到更好的镜像匹配效果。其中电容cap也有启动电路的作用，使读放更快速的进入工作状态。

在所述读放电路的输出端还设置有寄存器电路模块，根据读时钟信号存储此时地址下的eeprom的读放数据。每一个读时钟rdck到的时候，寄存器就会存储此时地址下的eeprom的读放数据，直到下一个读时钟到来。

本发明所述整个电路中没有复杂的电压比较器、电流比较器等，显著降低eeprom的功耗及芯片面积，降低成本，提升产品竞争力；电路中采用两个共源极单级放大器并联，即nm1和pm8并联，也即是如附图5中利用反相器阈值作为基准电压比较的电路原理。而且nm1和pm8并联利用共栅cascode结构，降低位线电压翻转阈值，即使电源vdd有波动，nm1、pm8的阈值翻转电压也是很稳定的；同时在存储cell到读放电流源的通路上增加两个二极管接法的串联mos管:nm3、nm4，作为稳压电路，即在eeprom读数据“1”时，所述nm3、nm4的漏极drain端会有一个稳定电压，减小读电流对cell寄生电容的放电时间，显著提高eeprom的读数据速度；为了防止在nm1、pm8的翻转阈值形成穿通电流，在cell的读电流通路上增加一个由pm9、nm0形成的传输门，所述pm9的栅极不接vss，接pm6的栅极，为的是增大pm9的电阻，即在读数据“1”时，pm8的栅极电压先升高，pm8截止后，nm1的栅极电压才达到翻转阈值使nm1管导通，这样就避免了pm8、nm1同时导通形成穿通电流增大功耗的情况。

实施例2、

如实施例1所述的读放电路的工作方法，包括：当所述读放电路开始读数据时，读数据信号enb_rd为高电平，p沟道mos管pm4、p沟道mos管pm5导通，n沟道mos管nm2截止，然后p沟道mos管pm6、p沟道mos管pm7导通，并有读放电流源is_rd按比例通过p沟道mos管pm3镜像到p沟道mos管pm6、p沟道mos管pm7的两条通路上，此时，所述读放电路功能开启：

1)若读地址所指向的eeprom存储cell属于导通状态，那么bl位线上的电压接近为0，即n沟道mos管nm1、p沟道mos管pm8的栅极电压为低，p沟道mos管pm8导通，反相器inv2的输入端为高电平，寄存器dff的d输入端为低电平，当读时钟rdck变为高电平时，寄存器dff输出低电平，即读出数据“0”；直到下一个读时钟rdck变为高电平，寄存器dff的输出才根据输入端的数据变化而变化，寄存器dff输出数据保存读时钟rdck的一个周期；

2)若存储cell属于截止状态，那么bl位线上的读电流对存储cell的寄生电容充电，直到bl位线上的电压达到高电平，由于nm3、nm4管子起到稳压二极管作用，所以bl位线上的充电时间不会因存储容量大，寄生电容大而延长时间，充电时间会很快，n沟道mos管nm1、p沟道mos管pm8的栅极为高电平，n沟道mos管nm1管导通，反相器inv2输入端为低电平，寄存器dff的d输入端为高电平，当读时钟rdck变为高电平时，寄存器dff输出高电平，即读出数据“1”。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。