用于具有减少噪声的驱动器的设备及方法与流程

本发明涉及用于驱动器的设备及方法，特定来说，涉及用于具有减少噪声的驱动器的设备及方法。

背景技术：

半导体装置可用于多种应用。举例来说，半导体装置(例如半导体存储器装置)可用于存储及检索计算机系统中的信息。外部时钟信号可提供到半导体装置(及/或由半导体装置生成)以使各种组件的操作与共同时序信号同步。外部时钟信号可由半导体装置用于生成内部时钟信号。内部时钟信号可用于控制半导体装置的各种电路的操作时序。电路可处于半导体装置的各个位置中。因此，内部时钟信号可能需要分布到半导体装置周围的各个点以便控制各种电路的时序。

内部时钟信号可随着其围绕半导体装置行进而衰减。驱动器电路可用于通过(例如)放大时钟信号振幅及/或电流来提升时钟信号。因为驱动器电路可从半导体装置的供电电压汲取电力，所以其会将电压噪声引入到时钟信号。电压噪声会使时钟信号的波形失真，且会减弱半导体装置的性能特性。可期望减少由驱动器电路带来的电压噪声。

技术实现要素：

本申请案的一个方面涉及一种设备，其包括：第一电压接线，其在第一方向上拉长，且所述第一电压接线经供应有第一电压；第二电压接线，其在与所述第一方向交叉的第二方向上拉长，所述第二电压接线经由第一接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；第三电压接线，其平行于所述第二电压接线拉长，所述第三电压接线经由第二接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；第一节点，其经配置以被供应有第一时钟信号；第一驱动器，其包含第一反相器及第二反相器，所述第一反相器及所述第二反相器使其输入节点共同耦合到所述第一节点，使其输出节点彼此耦合，所述第一反相器耦合到所述第二电压接线，且所述第二反相器耦合到所述第三电压接线；第二节点，其经配置以被供应有第二时钟信号，所述第二时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号不同；及第二驱动器，其包含第三反相器及第四反相器，所述第三反相器及所述第四反相器使其输入节点共同耦合到所述第二节点，使其输出节点彼此耦合，所述第三反相器耦合到所述第二电压接线，且所述第四反相器耦合到所述第三电压接线。

本申请案的另一方面涉及一种设备，其包括：第一驱动器电路，其耦合到第一高电压及第一低电压；及第二驱动器电路，其耦合到第二高电压及第二低电压，其中所述第一驱动器电路的输入与所述第二驱动器电路的输入共同耦合，且所述第一驱动器电路的输出与所述第二驱动器电路的输出共同耦合。

本申请案的又另一方面涉及一种设备，其包括：第一驱动器电路，其耦合到第一时钟信号且还耦合到第一高电压线及第一低电压线；第二驱动器电路，其耦合到第二时钟信号且还耦合到所述第一高电压线及所述第一低电压线；第三驱动器电路，其耦合到第三时钟信号且还耦合到第二高电压线及所述第一低电压线；及第四驱动器电路，其耦合到第四时钟信号且还耦合到所述第二高电压线及所述第一低电压线，其中所述第一时钟信号与所述第三时钟信号互补，但不与所述第二时钟信号或所述第四时钟信号互补，且其中所述第二时钟信号与所述第四时钟信号互补，但不与所述第一时钟信号或所述第三时钟信号互补。

附图说明

图1是根据本发明的实施例的设备的框图。

图2是根据本发明的实施例的半导体存储器装置中的时钟路径的示意图。

图3是根据本发明的实施例的时钟信号的时序图。

图4是根据本发明的实施例的驱动器的示意图。

图5是根据本发明的实施例的反相器驱动器的示意图。

图6是根据本发明的实施例的驱动器的示意图。

图7是根据本发明的实施例的非反相驱动器的示意图。

图8是根据本发明的实施例的非反相驱动器的示意图。

图9是根据本发明的实施例的非反相驱动器的示意图。

图10是根据本发明的实施例的驱动器的示意图。

图11a及11b是根据本发明的实施例的驱动器的布局数据的图。

图12是描绘根据本发明的实施例的方法的流程图。

具体实施方式

某些实施例的以下描述仅具示范性且决不希望限制本发明的范围或其应用或用途。在本发明系统及方法的实施例的以下详细描述中，参考附图，所述附图构成本发明的部分且通过说明来展示其中可实践所描述的系统及方法的特定实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前所揭示的系统及方法，且应理解，可利用其它实施例，且可在不背离本发明的精神及范围的情况下作出结构及逻辑变化。此外，为了清楚的目的，当所属领域的技术人员明白某些特征时，将不论述其详细描述以免模糊本发明的实施例的描述。因此，以下详细描述不被视作意在限制，且本发明的范围仅由所附权利要求书界定。

本发明的实施例可涉及某些定向(例如上表面、下部、垂直对准等)的描述。应理解，这些仅用于描述性目的以描述某些组件的彼此相对定位，且本发明的实施例可具有任何空间定向。

半导体装置可进行需要具有受控时序的一或多个操作。半导体装置可接收(及/或生成)可用于控制装置的操作时序的一或多个时钟信号。时钟信号一般可为以某一频率交替于高时钟电平(例如高电压电平)与低时钟电平(例如低电压电平，例如接地)之间的电信号。时钟信号可用于生成内部时钟信号。装置可生成具有相同频率的多个时钟信号，其等可通过不同信号之间的相位变化来区分。装置可能需要将时钟信号分布到装置的不同组件。

当分布时钟信号时，其会经受信号退化，例如，由于沿时钟信号行进所沿的传导路径的电阻。装置可使用可通过(例如)提升时钟信号的电流来减少及/或消除退化效果的一或多个驱动器电路。驱动器电路可耦合到供电电压(例如vdd及vss)以提供用于提升时钟电路的电力。供电电压会将电压噪声引入到驱动器电路处的时钟信号中，这会使波形退化。

本发明涉及具有减少电压噪声的驱动器。时钟信号可分裂到两个(或两个以上)驱动器电路。驱动器电路中的每一者可耦合到提供供电电压的一对不同线。时钟信号可重组于驱动器电路之后的节点处。因为时钟信号的电流在时钟信号分裂时减低，所以驱动器电路可汲取较少电力且因此以较低电压噪声风险运行。

尽管关于作为特定实例的半导体存储器装置来描述本发明，但所属领域的技术人员应理解，本发明可结合任何半导体装置的时钟信号使用。

图1是根据本发明的实施例的设备的框图。所述设备可为半导体装置100，且将就此称呼。在一些实施例中，半导体装置100可包含(无限制)dram装置，例如(举例来说)集成到单个半导体芯片中的存储器。

半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器库。在图1的实施例中，存储器阵列118展示为包含8个存储器库bank0到bank7。每一存储器库包含多个字线wl、多个位线bl及/bl及布置在多个字线wl与多个位线bl及/bl的相交点处的多个存储器单元mc。由行解码器114执行对字线wl的选择，且由列解码器116执行对位线bl及/bl的选择。在图2的实施例中，行解码器114包含用于每一存储器库的相应行解码器，且列解码器116包含用于每一存储器库的相应列解码器。位线bl及/bl耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据由感测放大器samp放大，且经互补局部数据线(liot/b)、转移栅极(tg)及互补主数据线(miot/b)转移到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据经互补主数据线miot/b、转移栅极tg及互补局部数据线liot/b转移到感测放大器samp，且写入于耦合到位线bl或/bl的存储器单元mc中。

半导体装置100可采用多个外部端子，所述外部端子包含：命令及地址及芯片选择(ca/cs)端子，其耦合到命令及地址总线以接收命令及地址及cs信号；时钟端子，其接收时钟ck及ckb及提供数据选通dqs；数据端子dq及dm；及供电端子，其接收供电电位vdd、vss、vddq及vssq。

时钟端子经供应有提供到输入缓冲器108的外部时钟ck及ckb。外部时钟可互补，使得一个时钟信号的上升边缘与另一时钟信号的下降边缘重合，且反之亦然。输入缓冲器108基于ck及ckb时钟来生成内部时钟iclk。iclk时钟提供到命令解码器106及内部时钟发生器110。内部时钟发生器110基于iclk时钟来提供各种内部时钟clk。clk时钟可用于各种内部电路的时序操作。

时钟发生器110可响应于外部时钟ck及ckb而生成一或多个时钟信号clk(经由clk输入缓冲器108)。如图1的实例中展示，两个时钟信号clk由时钟发生器110沿单独传导线提供。在其它实例中，可提供更多(或更少)时钟信号clk(及更多或更少对应传导线)。clk时钟之间可具有相位差，使得一clk时钟的上升边缘与另一者之间存在时间偏移。在一些实施例中，clk时钟可具有180°相位偏移(例如clk时钟的周期的一半)，这可使clk时钟彼此互补。在一些实施例中，clk时钟全都可具有可小于外部时钟ck及ckb的频率的相同频率。

内部clk时钟提供到输入/输出电路122以测定包含于输入/输出电路122中的电路操作时间，例如，提供到数据接收器以测定接收写入数据的时间。内部clk时钟可传递通过内部时钟发生器110与输入/输出电路122之间的一或多个驱动器130。驱动器130可在时钟信号行进通过装置100时帮助维持时钟信号的波形。如先前描述，clk时钟会随着其行进通过跨装置100的传导线而退化。驱动器130可用作缓冲器以改进clk时钟的一或多个特性(例如，通过增加电流)。驱动器130可接收clk时钟中的每一者作为输入且提供对应clk时钟作为输出。驱动器130可耦合到由电压发生器124供应及/或从装置100外提供的电压(例如vdd、vss)。在一些实施例中，驱动器130可为反相缓冲器，其提供与对应输入clk时钟互补的输出clk时钟。在一些实施例中，驱动器130可为非反相缓冲器，其提供具有与对应输入clk时钟近似相同的相位的输出clk时钟。

ca/cs端子可经供应有存储器地址。供应到ca/cs端子的存储器地址经由命令/地址输入电路102转移到地址解码器104。地址解码器104接收地址且将经解码行地址xadd供应到行解码器114及将经解码列地址yadd供应到列解码器116。ca/cs端子可经供应有命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令以及其它命令及操作。

命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用于解码内部命令信号以生成用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器106可提供行命令信号act来选择字线及提供列命令信号r/w来选择位线。

当接收读取命令且对行地址及列地址及时供应读取命令时，从对应于行地址及列地址的存储器阵列118中的存储器单元读取读取数据。读取命令由命令解码器106接收，命令解码器106提供内部命令以将来自存储器阵列118的读取数据提供到读取/写入放大器120。读取数据经由输入/输出电路122从数据端子dq输出到外部。dqs时钟从时钟端子外部提供以用于测定由输入/输出电路122提供读取数据的时间。外部端子dq包含数个单独端子，每一者提供与dqs时钟的时钟边缘同步的数据位。外部端子dq的数目对应于数据宽度，即，同时被提供dqs时钟的时钟边缘的数据的位数。

当接收写入命令且对行地址及列地址及时供应写入命令时，供应到数据端子dq的写入数据写入到对应于行地址及列地址的存储器阵列118中的存储器单元。数据掩码可提供到数据端子dm以在写入到存储器时遮掩数据的部分。写入命令由命令解码器106接收，命令解码器106提供内部命令以使写入数据由输入/输出电路122中的数据接收器接收。dqs时钟还提供到外部时钟端子以用于测定由输入/输出电路122的数据接收器接收写入数据的时间。写入数据经由输入/输出电路122供应到读取/写入放大器120，且由读取/写入放大器120供应到存储器阵列118以写入到存储器单元mc中。如先前描述，外部端子dq包含数个单独端子。参考写入操作，每一外部端子dq接收数据位，且外部端子dq的数目对应于与dqs时钟的时钟边缘同步同时接收的数据位的数据宽度。

供电端子经供应有供电电位vdd及vss。供电电位vdd及vss供应到内部电压发生器电路124。内部电压发生器电路124基于供应到供电端子的供电电位vdd及vss來生成各种内部电位vpp、vod、vary、vperi及类似物。内部电位vpp主要用于行解码器114中，且内部电位vod及vary主要用于包含于存储器阵列118中的感测放大器samp中，且内部电位vperi用于许多外围电路块中。

供电端子还被供应有供电电位vddq及vssq。供电电位vddq及vssq供应到输入/输出电路122。在本发明的实施例中，供应到供电端子的供电电位vddq及vssq可为与供应到供电端子的供电电位vdd及vss相同的电位。在本发明的另一实施例中，供应到供电端子的供电电位vddq及vssq可为与供应到供电端子的供电电位vdd及vss不同的电位。供应到供电端子的供电电位vddq及vssq用于输入/输出电路122，使得由输入/输出电路122生成的供电噪声不会传播到其它电路块。

图2是根据本发明的实施例的半导体存储器装置中的时钟路径的示意图。时钟路径200可表示时钟信号在半导体存储器装置(例如图1的半导体存储器装置100)内的分布。为了清楚起见，图2展示通过装置的时钟路径，且省略到其它组件的连接。

时钟路径200可包含可接收时钟信号ck及ckb的分频器电路(分配器电路)210。在一些实施例中，分配器电路210可为图1的时钟输入缓冲器108及/或内部时钟发生器110的实施方案。时钟信号ck及ckb可彼此互补，且在一些实施例中，可为提供到存储器装置的系统时钟。分配器电路210提供可基于ck及/或ckb的多个时钟信号。在图2的实例实施例中，提供四个时钟信号，但在其它实施例中，可使用更多或更少时钟信号。四个时钟信号提供到各自耦合到所有四个时钟信号的3个驱动器230a到c。三个驱动器230a到c沿时钟路径200串联耦合。第三驱动器230c将四个时钟信号提供到还从装置接收数据的dq电路222。dq电路222提供可基于四个时钟信号的一或多者来测定时间的数据输出dqn。

分频器电路210可响应于ck及ckb时钟而生成clk时钟。clk时钟可具有基于ck及ckb时钟的频率。clk时钟的频率可大于、小于或相同于ck及ckb时钟的频率。举例来说，在一些实施例中，clk时钟的频率可为ck及ckb时钟的频率的一半。在一些实施例中，分频器电路210可从ck及ckb时钟生成多个clk时钟。虽然时钟路径200描绘四个时钟信号，但应理解，可在其它实施例中提供更多或更少时钟信号。举例来说，在一些实施例中，可存在由分配器电路210提供且由dq电路222接收的两个时钟信号。在其它实例中，可由分配器电路210提供其它数目个时钟信号。

时钟路径200可包含一或多个驱动器230a到c。在图2的实例布局中，时钟路径200展示为包含三个驱动器230a到c，然而，在其它实例时钟路径中可提供更多或更少驱动器。如展示，存在定位在分频器电路210附近的第一驱动器230a、定位在dq电路222附近的第三驱动器230c及定位于第一驱动器230a与第三驱动器230c之间的第二驱动器230b。驱动器230a到c的数目可至少部分基于在分频器电路210与dq电路222之间载送clk时钟的传导元件的长度。驱动器230a到c中的每一者可彼此相同，或驱动器230a到c的一或多者可不同于其它者。

每一驱动器230a到c可接收clk时钟且提供clk时钟。如展示，每一驱动器230a到c接收四个clk时钟且提供四个clk时钟。接收到的clk时钟中的每一者可对应于所提供的clk时钟的一者。每一驱动器230a到c可包含数个驱动器电路。在一些实施例中，驱动器230a到c中的每一者可包含基于经耦合clk时钟的数目的数个驱动器电路，其中每一驱动器电路耦合到clk时钟的一者。多个驱动器电路可耦合到clk时钟中的每一者。举例来说，clk时钟中的每一者可耦合到驱动器电路的两者。在其它实例中，更多或更少驱动器电路可耦合到clk时钟中的每一者。图4到11中更详细论述驱动器电路的布置。

驱动器230a到c可改变clk时钟的一或多种性质以便帮助其沿时钟路径200传输。举例来说，驱动器230a到c可提升clk时钟中的每一者的电流。在一些实例中，驱动器230a到c可操作为用于clk时钟中的每一者的缓冲器及/或反相器。驱动器230a到c可耦合到可将电力提供到驱动器230a到c以缓冲时钟信号clk的系统的一或多个供电电压(例如vdd、vss、接地等)。驱动器230a到c可经配置以最小化由供电电压引入到时钟信号clk的电压噪声。

在其中存在多个clk时钟的实施例中，clk时钟中的每一者可具有相对于彼此的相位。可期望在clk时钟沿时钟路径200行进时维持这些相位差。clk时钟中的每一者的时钟路径可全都具有彼此等效的rc延迟以便维持时钟信号clk之间的相位差。为了对准沿clk时钟路径的rc延迟，可使缓冲器230a到c中的每一者的负载近似等效。

如先前论述，在一些实施例中，每一驱动器230a到c可包含数个驱动器电路。在一些实施例中，驱动器230a到c可经布置使得全部驱动器电路具有近似相同的负载及/或rc延迟。在一些实施例中，用于驱动器230a到c的给定一者的驱动器电路可定位在芯片的相同区域中。在一些实施例中，用于驱动器230a到c的给定一者的驱动器电路可全都具有彼此类似的布局设计。用于驱动器230a到c的给定一者的驱动器电路的类似位置及/或布局可帮助确保每一驱动器电路对经耦合时钟信号强加延迟，其与由所述驱动器230a到c的其它驱动器电路强加的延迟近似相同。

图3是根据本发明的实施例的时钟信号的时序图。时序图300可说明存储器装置中的时钟信号的实例波形。在一些实施例中，时序图300可说明图2的时钟路径200的时钟信号。虽然图3的实例时序图300展示某些特定时钟信号及波形，但应理解，这些仅供说明。可使用其它时钟信号，且其可具有其它频率、波形等。

时序图300的第一线展示系统时钟ck及ckb。系统时钟彼此互补，这意味着一个时钟信号的上升边缘与另一时钟信号的下降边缘重合，且反之亦然。在第一时间t0，时钟ck可开始从低值(例如低电压)上升到高值(例如高电压)，而时钟ckb可开始从高值下降到低值。在时间t1，时钟ck开始下降，而时钟ckb开始上升。此图案在时间t2及t3及其以后继续。因此，t0与t2之间的时间可为时钟信号ck及ckb的一个周期。

时序图300的第二、第三、第四及第五线分别展示个别时钟clk_er、clk_ef、clk_or及clk_of。这些时钟可响应于系统时钟ck及ckb而生成。clk时钟可具有为ck及ckb时钟的频率的一半的频率。在一些实施例中，clk时钟信号可由图2的分频器电路210生成。

在t0，时钟信号clk_er(及ck)开始从低电平增加到高电平。在t1，时钟信号clk_ef(及ckb)开始从低电平增加到高电平。在t2，时钟信号clk_or(及ck)开始从低电平增加到高电平。在t3，时钟信号clk_of(及ckb)开始从低电平增加到高电平。因此，四个clk时钟信号中的每一者可彼此偏移其周期的1/4(例如90°相位差)。因此，clk_er及clk_or可彼此互补，且clk_ef及clk_of可彼此互补。

时序图300的第六线展示数据信号dq。数据信号dq可匹配系统时钟ck及ckb的频率。系统可沿对应于clk时钟信号的上升边缘的端子提供数据位。举例来说，clk_er在t0的上升边缘可导致系统提供对应于数据位0的信息。类似地，clk_ef的上升边缘可导致系统提供对应于数据位1的信息，等等。在t3之后，clk_er的下一上升边缘可导致系统提供对应于数据位4的信息。以此方式，系统可提供数据位0到7。在一些实施例中，系统可在clk时钟中的每一者的上升及下降边缘两者上提供数据，且系统可能因此仅需要两个clk时钟来提供数据位0到7。

图4是根据本发明的实施例的驱动器的示意图。驱动器400可为针对单个时钟信号的图1的驱动器130的实施方案。驱动器400可具有输入in及输出out。驱动器400可包含两个驱动器电路432a及432b。驱动器电路432a到b中的每一者包含输入in、输出out、高电压端子+及低电压端子-。驱动器400还可包含第一高电压线434a及第二高电压线434b及第一低电压线435a及第二低电压线435b。高电压线434a、b及低电压线435a、b可耦合到驱动器电路432a、b的高及低电压端子(+/-)，如本文描述。

驱动器电路432a、b可并联耦合于驱动器400的输入in与输出out之间。特定来说，驱动器电路432a、b的输入in可并联耦合到驱动器400的整体输入in，且驱动器电路432a、b的输出out可并联耦合到驱动器400的整体输出out。两个驱动器电路432a、b可基本上彼此类似。在一些实施例中，两个驱动器电路432a、b可彼此相同。

驱动器电路432a、b中的每一者可一般用作用于接收到的时钟信号的缓冲器。驱动器电路432a、b可为具有增益的放大器。在一些实施例中，驱动器电路432a、b的增益可为1。在一些实施例中，驱动器电路432a、b的增益可为-1，且驱动器电路432a、b可为反相器。驱动器电路中的每一者可在相应高及低电压端子+/-处耦合到高及低电压以将电力提供到驱动器电路432a、b。

第一高电压线434a及第二高电压线434b两者都可耦合到装置(例如图1的装置100)的高电压。高电压可耦合到传导线(例如电压接线)，传导线耦合到第一高电压线434a及第二高电压线434b。高电压可为从外部组件提供到装置的电压(例如vdd)或由电压发生器(例如图1的电压发生器124)提供的电压(例如vperi)。第一低电压线435a及第二低电压线435b可耦合到装置的低电压(例如vss、接地)，低电压可由外部源提供或由装置的电压发生器生成。低电压可沿耦合到第一低电压线435a及第二低电压线435b的传导线提供。耦合到高及低电压的传导线可在与高电压线434a、b及低电压线435a、b不同的方向上延伸。

第一驱动器电路432a可定位于第一高电压线434a与第二高电压线434b之间。第一驱动器电路432a的高电压端子+可耦合到第一高电压线434a，且低电压端子-可耦合到第一低电压线435a。以类似方式，第二驱动器电路432b可使其高电压端子+耦合到第二高电压线434b且使低电压端子-耦合到第二低电压线435b。第一驱动器电路432a可定位于第一高电压线434a与第一低电压线435a之间，而第二驱动器电路432b可定位于第二高电压线434b与第二低电压线435b之间。

因为第一驱动器电路432a及第二驱动器电路432b彼此并联耦合，所以可在其等之间分配提供到输入in的时钟信号的电流。类似地，由驱动器电路432a、b中的每一者提供的信号的电流可组合于输出out处。因此，整个驱动器400可将类似电流提供到仅具有一个驱动器电路的驱动器，但驱动器电路432a、b中的每一者可汲取较少电力。因此，驱动器电路432a、b可导致其等各自提供的信号上的较少电压噪声。此外，因为驱动器电路432a、b耦合到单独高及低电压线，所以沿每一线的噪声将在信号上的总噪声中占较小比重。

图5是根据本发明的实施例的反相器驱动器的示意图。在一些实施例中，反相器驱动器500可为图4的驱动器400的实施方案。反相器驱动器500可大体上类似于驱动器400，除了在反相器驱动器500中已用反相器536a、b取代通用驱动器电路432a、b之外。反相器536a、b可提供输出，其是输入的逆(或补集)。在其中输入是clk时钟信号的一者的实例中，当输入处于高电平时，反相器536a、b可提供处于低电平的输出，且反之亦然。因为两个反相器536a、b并联耦合，所以整个反相器驱动器500也可用作反相器。因此，沿整体输出out提供的clk时钟信号可为沿整体输入in接收的clk时钟信号的补集。

反相器536a、b可具有取决于通过反相器536a、b的峰值电流的大小。因此，因为沿in的信号的电流分配于反相器536a、b之间，所以反相器536a、b中的每一者的大小可小于in及out通过单个反相器耦合时的大小。举例来说，反相器536a、b中的每一者的尺寸可小于单个反相器的尺寸。在一些实施例中，驱动器500的反相器可近似为具有单个反相器的驱动器中使用的反相器的大小的一半。反相器536a、b可具有p通道(具有约50μm的大小)及n通道(具有约25μm的大小)。

图6是根据本发明的实施例的驱动器600的示意图。驱动器600可为图1的驱动器130的实施方案，其中驱动器600经配置以接收及提供四个时钟信号clk1到4。时钟信号clk1到4中的每一者可经历类似于图4的驱动器400的驱动器。出于说明目的，展示具有类似于图5的反相器536a到b的反相器636a1到b4的驱动器600。然而，应理解，驱动器600可经布置有任何驱动器电路来代替反相器636a1到b4。

驱动器600接收四个时钟信号clk1到4。时钟信号可沿相应输入线clkin1、clkin2、clkin3及clkin4到达。在一些实施例中，输入线clkin1到4可大体上彼此平行。驱动器沿相应输出线clko1、clko2、clko3及clko4提供时钟信号。类似于输入线，在一些实施例中，输出线clko1到4可大体上彼此平行。在一些实施例中，输入线clkin1到4及输出线clko1到4全都可大体上彼此平行。每一对应输入及输出信号可彼此互补，因为驱动器600在大体上类似于图5的驱动器500的布局中使用反相器636a1到b4。因此，例如，沿clko1的信号可与沿clkin1的信号互补，等等。

驱动器电路600还具有高电压线634a到d及低电压线635a到d。在一些实施例中，高电压线634a到d及低电压线635a到d可大体上彼此平行。在一些实施例中，高电压线634a到d及低电压线635a到d可彼此交替。在一些实施例中，高电压线634a到d及低电压线635a到d可大体上垂直于输入线clkin1到4及输出线clko1到4。在一些实施例中，高电压线634a到d及低电压线635a到d可为装置的铜线。高电压线634a到d及低电压线635a到d可位于与时钟输入及输出线及反相器636a1到b4不同的装置的级处。高电压线634a到d及低电压线635a到d可经由接点插塞来耦合到系统的供电电压线。

每一对高电压线634a到d及低电压线635a到d可界定其等之间的区域a到d。部分高电压线634a到d及低电压线635a到d可为相同物理线。举例来说，第一区域a在高电压线634a与低电压线635a之间。低电压线635a也为相邻区域b的低电压线635b。以类似方式，区域a到d中的每一者由高电压线及低电压线定界，其中高电压线及低电压线共享于相邻区域之间，除了驱动器600的边缘上的高电压线634a及634d之外。

每一区域a到d可包含两个驱动器电路(在此实例中为反相器636a1到b4)。区域a可包含反相器636a1及636a3，区域b可包含反相器636a2及636a4，区域c可包含反相器636b1及636b3，且区域d可包含反相器636b2及636b4。反相器636a1到b4中的每一者可沿包含那个反相器636a1到b4的区域的边缘耦合到高电压线634a到d及低电压线635a到d。举例来说，反相器636a1及636a3各自耦合到高电压线634a及低电压线635a(其也是低电压线635b)两者。

输入线clkin1到4中的每一者可通过并联耦合的一对反相器636a1到b4来耦合到对应输出线clko1到4。耦合给定输入及输出线的反相器对可各自耦合到高电压线634a到d的不同者及低电压线635a到d的不同者。作为实例，输入线clkin1可通过反相器636a1及636b1来耦合到输出线clko1。类似地，输入线clkin2可通过反相器636a2及636b2来耦合到输出线clko2，等等。将输入线耦合到对应输出线的反相器中的每一者可定位于区域a到d的不同一者中。举例来说，耦合clkin1及clko1的反相器636a1及636b1分别在区域a及c中。

反相器可分配于驱动器600的区域之间，使得给定区域含有耦合彼此互补的时钟信号的反相器。举例来说，输入clkin1可耦合到clk_er，输入clkin2可耦合到clk_ef，输入clkin3可耦合到clk_or，且输入clkin4可耦合到clk_of，如图3的时序图300中描述。因此，区域a可包含反相器636a1、636a3，而区域c可包含反相器636b1、636b3。反相器636a1及636b1及反相器636a3及636b3可分别沿clkin1及clkin3耦合到互补信号。类似地，区域b及d可分别包含沿clkin2及clkin4耦合到互补信号的反相器636a2、636a4及636b2、636b4。因为耦合到定位于给定区域a到d中的反相器的信号彼此互补，所以给定区域中的反相器的仅一者可耦合到在任何给定时间处于高值的信号。信号还可同时切换，使得一个信号的上升边缘与另一信号的下降边缘重合，且反之亦然。此还可帮助通过减少切换噪声及彼此接近的通电组件的效果来减少电路中的电压噪声。

图7展示根据本发明的实施例的非反相驱动器。在一些实施例中，驱动器700可为图1的驱动器130的实施方案。驱动器700可大体上类似于图5的驱动器500，除了驱动器700是非反相驱动器且沿输出out提供信号(其具有与沿输入in的信号近似相同的相位(例如，未经反相))之外。驱动器700包含额外反相器738，其具有耦合到整体输入in的输入及耦合到反相器736a、b的输入的输出。额外反相器738可耦合到第一高电压线734a及第一低电压线735a。额外反相器可定位于第一高电压线734a与第一低电压线735a之间。

在一些实施例中，额外反相器738可为与反相器736a、b不同的大小。在一些实施例中，额外反相器738可具有比反相器736a、b小的大小。因为额外反相器738较小，所以其可汲取通过第一高电压线734a及第一低电压线735a的较少电流。额外反相器738可导致比反相器736a、b少的从经耦合高电压线及低电压线到经耦合时钟信号的电压噪声。在一些实施例中，额外反相器738的尺寸可小于反相器736a、b。举例来说，额外反相器738可具有p通道(具有8μm的大小)及n通道(具有4μm的大小)。反相器736a、b可具有p通道(具有40μm的大小)及n通道(具有20μm的大小)。

图8是根据本发明的实施例的非反相驱动器的示意图。在一些实施例中，驱动器800可实施图1的驱动器130。驱动器800可大体上类似于图7的驱动器700，然而，在驱动器800中存在两个额外反相器838a、b。因此，驱动器800可沿输出out提供信号，其是与沿输入in的信号近似相同的相位(例如，未经反相)。额外反相器838a串联耦合于输入in与反相器836a之间，且定位于第一高电压线834a及第一低电压线835a之间且耦合到第一高电压线834a及第一低电压线835a。额外反相器838b串联耦合于输入in与反相器836b之间，且定位于第二高电压线834b及第二低电压线835b之间且耦合到第二高电压线834b及第二低电压线835。额外反相器838a、b及反相器836a、b可分别具有类似于图7的额外反相器738及反相器736a、b的大小。

图9是根据本发明的实施例的非反相驱动器的示意图。在一些实施例中，驱动器900可实施图1的驱动器130。驱动器900可大体上类似于图6的驱动器600，除了驱动器900是非反相驱动器900之外。为了简洁起见，将不再关于图9描述类似于图6的驱动器600的组件及特征的组件及特征。

每一时钟信号可沿输入线clkin1到4耦合且沿对应输出线clko1到4提供。相应输入及输出线中的每一者可以类似于图8的驱动器800的输入in与输出out之间的耦合的方式耦合在一起。特定来说，反相器936a1到b4中的每一者可具有耦合到额外反相器938的输出的输入。尽管出于清晰的目的而未在图9中展示，但额外反相器938中的每一者可耦合到与其耦合到的反相器936a1到b4相同的高电压线934a到d及低电压线935a到d。

图10是根据本发明的实施例的驱动器的示意图。在一些实施例中，驱动器1000可实施图1的驱动器130。驱动器1000可大体上类似于图6的驱动器600，除了高电压线634a到d及低电压线635a到d与相应电容器c耦合在一起之外。为了简洁起见，将不再关于图10描述类似于图6的驱动器600的组件及特征的组件及特征。

尽管图10展示耦合于具有类似于图6的驱动器600的布局的驱动器1000中的电容器，但本发明的某些实施例可包含耦合于本文论述的驱动器的任何者的高与低电压线之间的电容器。电容器c可用于减少沿高电压线1034a到d及低电压线1035a到d的噪声。电容器c中的每一者可定位于区域a到d的一者中且耦合于定界那个区域的相应高电压线1034a到d与低电压线1035a到d之间。作为实例，位于区域b与c之间的高电压线1034b/c可通过电容器c耦合到低电压线1035a/b，且通过另一电容器c耦合到低电压线1035c/d。

图11a及11b是根据本发明的实施例的驱动器的布局数据的图。图11a及图11b两者中的驱动器1100可相同，然而，图11a中展示所有布局层，而图11b中仅展示接线层。在一些实施例中，驱动器1100可为图1的驱动器130的实施方案。驱动器1100可大体上类似于图6的驱动器600。为了简洁起见，将不再关于图11a到b描述先前描述的组件及特征。

驱动器1100可分离成区域a到d，其中每一者含有反相器，此处根据其耦合时钟线clkin1到4及clko1到4的哪一者来标记1到4。如可见，每一组输入及输出时钟线由两个反相器耦合，其中每一者位于驱动器1100的不同区域中。特定来说，区域a及c含有反相器1及3，而区域b及d含有反相器2及4。

驱动器1100沿着沿驱动器1100的顶部边缘定位的输入时钟线clkin1及clkin2及沿驱动器1100的底部边缘定位的输入时钟线clkin3及clkin4接收信号。反相器可沿具有对应输入线的侧定位于驱动器1100中。因此，反相器1及2沿驱动器1100的上半部(接近具有输入线clkin1及clkin2的顶部边缘)定位，而反相器3及4沿驱动器1100的下半部(接近具有输入线clkin3及clkin4的边缘)定位。

输入线clkin1到4可大体上垂直于高及低电压线从驱动器1100的左侧(距区域a最近)跨驱动器1100一直延伸到含有对应反相器的最后区域a到d。因此，clkin1及clkin3可在区域c中结束且不延伸到区域d中。输出线clko1到4可大体上垂直于高及低电压线从驱动器1100的右侧(距区域d最近)跨驱动器1100一直延伸到含有对应反相器的最后区域a到d。因此，clko2及clko4可在区域b中结束且不一直延伸到区域a中。输出线clko1到4可大体上定位于驱动器1100的顶部与底部边缘之间。输出线clko1到4可定位于输入线clkin2与clkin3之间。

驱动器1100的元件的一或多者可定位在不同层上。举例来说，当驱动器1100实施于硅芯片上时，元件可定位在不同金属层上。可经由接点插塞形成不同层之间的耦合。如驱动器1100的布局中展示，高及低电压线定位在第一层上。反相器1到4定位在第二层上。输入线clkin1到4及输出线clko1到4可在第三层上。第二层可在第一与第三层之间。

图12是描绘根据本发明的实施例的方法的流程图。方法1200可由图1的装置100及/或本文描述的驱动器的一或多者实施。方法1200可包含框1210到1230中描述的一或多个步骤。这些步骤可以任何顺序发生，且可在其它实例中使用更多或更少步骤。在一些实施例中，可重复步骤的一或多者。

框1210描述将时钟信号分配于第一路径与第二路径之间。时钟信号可由驱动器(例如图1的驱动器130)接收。时钟信号可分配于可在驱动器内的第一路径与第二路径之间。第一路径及第二路径可为传导元件，其并联耦合到接收时钟信号的共同节点。时钟信号的电流可经分配以沿第一路径及第二路径流动。在一些实施例中，大致一半电流可沿第一路径流动且大致一半电流可沿第二路径流动。在一些实施例中，时钟信号可在分配之前反相。

框1210之后一般可为框1220，其描述沿第一路径将时钟信号提供到第一驱动器电路及沿第二路径将时钟信号提供到第二驱动器电路。第一驱动器电路可耦合到第一对供电电压线，且第二驱动器电路可耦合到第二对供电电压线。第一及第二对供电电压线中的每一者可包含高电压线及低电压线。驱动器电路的输入可共同耦合到接收驱动器电路的节点。驱动器电路可为缓冲器及/或反相器。在一些实施例中，第一路径及第二路径可包含多个驱动器电路，例如串联耦合在一起的多个反相器。

框1220之后一般可为框1230，其描述在第一及第二时钟驱动电路之后的节点处组合来自第一路径的时钟信号与来自第二路径的时钟信号。来自第一路径及第二路径的电流可组合于节点处。在一些实施例中，节点处的经组合电流可大于框1210中描述的分配之前的时钟信号的电流。节点处的经组合信号可被提供为驱动器的输出。

在一些实施例中，可提供额外时钟信号。举例来说，方法1200还可包含例如将第二时钟信号分配于第三路径与第四路径之间的步骤。第二时钟信号可与第一时钟信号互补。方法1200还可包含沿第三路径将第二时钟信号提供到第三驱动器电路及沿第四路径将第二时钟信号提供到第四驱动器电路。第三驱动器电路可耦合到第一对供电电压线，且第四驱动器电路可耦合到第二对供电电压线。方法1200还可包含在第三及第四驱动器电路之后的第二节点处组合来自第三路径的第二时钟信号与来自第四路径的第二时钟信号。

以此方式，第一对供电电压线可耦合到第一及第三驱动器电路两者，而第二对供电电压线可耦合到第二及第四驱动器电路两者。因此，因为两个时钟信号互补，所以仅耦合到第一或第二对供电电压线的驱动器电路的一者可在给定时间有源。

当然，应了解，根据本发明的系统、装置及方法，本文描述的实例、实施例或过程的任一者可与一或多个其它实例、实施例及/或过程组合或分离及/或在单独装置或装置部分中执行。

最后，上文论述希望仅说明本发明的系统且不应理解为将所附权利要求书限制于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例特别详细地描述了本发明的系统，但还应了解，所属领域的一般技术人员可在不背离以下权利要求书中陈述的本发明系统的更宽及预期精神及范围的情况下设想众多修改及替代实施例。因此，以说明性方式看待说明书及图式，且其不希望限制所附权利要求书的范围。