DRAM芯片的制作方法

本实用新型涉及半导体测试领域，尤其涉及一种dram芯片。

背景技术：

目动态随机存取存储器芯片(dynamicrandomaccessmemory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

dram芯片一般是制作在晶圆上，在对晶圆上形成的dram芯片进行封装或者在投入使用之前，一般都需要对dram芯片的各项性能参数进行测试以保证dram芯片设计符合要求。

现有对dram芯片进行参数测试是通过自动测试机台进行，但是采用现有的自动测试机台进行测试时测试效率和测试精度仍有待提高，特别是对dram芯片进行全速测试时，测试效率和测试精度更加难以保证。

技术实现要素：

本实用新型所要解决的技术问题是对dram芯片进行全速测试时，怎样提高测试效率和测试精度。

本实用新型提供了一种dram芯片，包括：

基底；

位于所述基底上的dram存储电路；

位于所述基底上的时钟产生电路，所述时钟产生电路用于在外部自动测试机台对dram芯片进行参数测试时向dram存储电路提供高频时钟信号。

可选的，所述dram存储电路包括dram存储阵列和与dram存储阵列电连接的外围控制电路，所述时钟产生电路将高频时钟信号施加在所述外围控制电路，所述外围控制电路基于高频时钟信号产生控制信号，并将所述控制信号提供给所述dram存储阵列，所述dram存储阵列基于所述控制信号进行工作。

可选的，所述时钟产生电路包括压控振荡器和分频器，所述压控振荡器用于产生第一时钟信号；所述分频器用于将第一时钟信号进行分频，获得第二时钟信号，并将第二时钟信号作为高频时钟信号输送给dram存储电路。

可选的，所述第一时钟信号的频率为1ghz～10ghz，所述第二时钟信号的频率为第一时钟信号频率的一半，占空比为45％-55％。

可选的，所述压控振荡器与控制电压连接，通过控制电压的大小控制压控振荡器产生的第一时钟信号的频率。

可选的，所述基底还具有输入/输出接口，所述输入/输出接口与dram存储电路连接，外部自动测试机台通过输入/输出接口向所述dram存储电路施加测试信号，dram存储电路在测试时产生测试反馈信号，所述测试反馈信号通过输入/输出接口返回外部自动测试机台。

可选的，所述输入/输出接口与外部自动测试机台之间具有缓冲电路，所述缓冲电路用于对测试反馈信号进行整形和驱动。

可选的，所述基底包括外围区和阵列区，所述dram存储阵列位于阵列区，所述外围控制电路和时钟产生电路位于外围区。

可选的，所述参数测试包括：dram全速工作时的电压测试、电流测试、刷新测试、写入测试、读取测试、使用寿命测试、可靠性测试或耐高温测试。

与现有技术相比，本实用新型技术方案具有以下优点：

本实用新型的所述dram芯片包括时钟产生电路，所述时钟产生电路用于在外部自动测试机台对dram芯片进行参数测试时向dram存储电路提供高频时钟信号，即高频时钟信号直接由dram芯片的时钟产生电路提供，而不是通过外部自动测试机台提供，因而高频时钟信号的传递不会受到外部自动测试机台与dram存储电路之间的输入输出接口传输速率的限制，从而在进行(全速)测试时可以使得高频时钟信号准确快速地传输给dram存储电路，从而提高了(全速)测试的效率和测试的精度。

附图说明

图1为本实用新型实施例dram芯片的结构示意图。

具体实施方式

如背景技术所言，采用现有的自动测试机台进行测试时测试效率和测试精度仍有待提高，特别是对dram芯片进行全速测试时，测试效率和测试精度更加难以保证。

研究发现，现有对dram芯片进行全速测试时，需要外部的自动测试机台向dram芯片提供高频时钟信号，但是由于dram芯片的输入输出端口的传输速度的限制(输入输出端口的负载、寄生电容或电感均会影响高频时钟信号的传输速率)，导致自动测试机台无法向dram芯片准确的快速的传输高频时钟信号，因而影响了测试的效率和测试的精度。

为此，本实用新型提供了一种dram芯片，包括时钟产生电路，所述时钟产生电路用于在外部自动测试机台对dram芯片进行参数测试时向dram存储电路提供高频时钟信号，即高频时钟信号直接由dram芯片的时钟产生电路提供，而不是通过外部自动测试机台提供，因而高频时钟信号的传递不会受到外部自动测试机台与dram存储电路之间的输入输出接口传输速率的限制，从而在进行(全速)测试时可以使得高频时钟信号准确快速地传输给dram存储电路，从而提高了(全速)测试的效率和测试的精度。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1为本实用新型实施例dram芯片的结构示意图。

参考图1，本实施提供了一种dram芯片，包括：

基底200；

位于所述基底200上的dram存储电路201；

位于所述基底200上的时钟产生电路202，所述时钟产生电路202用于在外部自动测试机台207对dram芯片进行参数测试时向dram存储电路201提供高频时钟信号。

所述基底200包括半导体衬底，或者包括半导体衬底和位于半导体衬底上的介质层。所述半导体衬底的材料可以为硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等ⅲ-ⅴ族化合物。本实施例中所述半导体衬底为硅半导体衬底。

在一实施例中，所述dram存储电路201包括dram存储阵列212和与dram存储阵列212电连接的外围控制电路211，所述时钟产生电路202将高频时钟信号施加在所述外围控制电路211，所述外围控制电路211基于高频时钟信号产生控制信号，并将所述控制信号提供给所述dram存储阵列212，所述dram存储阵列212基于所述控制信号进行工作。

在一实施例中，所述基底200包括外围区21和阵列区22，所述dram存储阵列212位于阵列区22，所述外围控制电路211和时钟产生电路202位于外围区21。

所述dram存储阵列212包括若干呈行列排布的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

所述dram存储阵列212、外围电路211和时钟产生电路202可以通过半导体集成制作工艺均形成在同一个半导体衬底上。

在一实施例中，所述时钟产生电路202包括压控振荡器203和分频器204，所述压控振荡器203用于产生第一时钟信号clk1；所述分频器204用于将第一时钟信号clk1进行分频，获得第二时钟信号clk2，并将第二时钟信号clk2作为高频时钟信号输送给dram存储电路201。具体的，在一实施例中，所述分频器204将第一时钟信号clk1进行分频，获得第二时钟信号clk2，并将第二时钟信号clk2输送给所述外围控制电路211，所述外围控制电路211基于第二时钟信号clk2产生控制信号，并将所述控制信号提供给所述dram存储阵列212，所述dram存储阵列212基于所述控制信号进行工作。

所述压控振荡器203是输出频率与控制电压vin有对应关系的振荡电路，所述压控振荡器203与控制电压vin连接，通过控制电压vin的大小控制压控振荡器产生的第一时钟信号的频率。所述压控振荡器203可以为lc压控振荡器、rc压控振荡器和晶体压控振荡器等。

在一实施例中，所述压控振荡器203主要由石英谐振器、变容二极管和振荡电路组成，其工作原理是通过控制电压vin来改变变容二极管的电容，从而“牵引”石英谐振器的频率，以达到频率调制的目的。

所述分频器204用于对第一时钟信号clk1进行分频，以获得最优占空比的第二时钟信号clk2，以提高测试的精度和效率。

在一实施例中，所述第一时钟信号clk1的频率为1ghz～10ghz，所述第二时钟信号的频率为第一时钟信号频率的一半，占空比为45％-55％，以使得dram芯片能全速工作，从而可以对dram芯片全速工作时的参数进行测试。

所述基底200还具有输入/输出接口206，所述输入/输出接口206与dram存储电路连接，外部自动测试机台207通过输入/输出接口206向所述dram存储电路201施加测试信号，dram存储电路201在测试时产生测试反馈信号，所述测试反馈信号通过输入/输出接口206返回外部自动测试机台205。

在一实施例中，所述外部自动测试机台207通过输入/输出接口206和外围控制电路211向所述dram存储电路201施加测试信号，dram存储电路201在测试时产生测试反馈信号，所述测试反馈信号通过外围控制电路211和输入/输出接口206返回外部自动测试机台205。

所述外部自动测试机台207为现有的进行参数测试的设备，在进行测试时，外部自动测试机台207不向dram芯片提供高速时钟信号。

在一实施例中，所述输入/输出接口206与外部自动测试机台207之间具有缓冲电路205，所述缓冲电路205用于对测试反馈信号进行整形和驱动，获得do信号，将do信号输出到外部自动测试机台207。在一具体的实施例中，所述缓冲电路205可以位于外围控制电路211和输入/输出接口206之间，测试反馈信号经过外围控制电路211输送给缓冲电路205。

在一实施例中，所述参数测试包括：dram全速工作时的电压测试、电流测试、刷新测试、写入测试、读取测试、使用寿命测试、可靠性测试或耐高温测试。

对dram芯片进行全速测试的目的是确认dram芯片在其工作频率下能否正常工作，dram芯片在进行全速测试时，需要用到和dram芯片工作频率相同的高频时钟信号，但是现有的测试方法难以正确和快速的向dram芯片提供该高频时钟信号，因而本实施例中，所述dram芯片包括时钟产生电路，所述时钟产生电路用于在外部自动测试机台对dram芯片进行参数测试时向dram存储电路提供高频时钟信号，即高频时钟信号直接由dram芯片的时钟产生电路提供不是通过外部自动测试机台提供，因而高频时钟信号的传递不会受到外部自动测试机台与dram存储电路之间的输入输出接口传输速率的限制，从而在进行(全速)测试时可以使得高频时钟信号准确的快速的传输给dram存储电路，从而提高了(全速)测试的效率和测试的精度。

本实用新型实施例还提供了一种对前述所述的dram芯片进行参数测试的方法，包括：

时钟产生电路向dram存储电路提供高频时钟信号；

dram存储电路在高频时钟信号下工作；

外部自动测试设备向工作的dram存储电路列施加测试信号，进行参数测试。

所述高频时钟信号的频率为0.5ghz～5ghz，占空比为45％-55％。

所述参数测试包括：dram全速工作时的电压测试、电流测试、刷新测试、写入测试、读取测试、使用寿命测试、可靠性测试或耐高温测试。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。