存储器的制作方法

本实用新型涉及，尤其涉及一种存储器。

背景技术：

dram存储器的设计，一般会在内部增加冗余单元，来修复制造过程中正常存储位置处有缺陷的行存储位置和列存储位置。

请参考图1，为本实用新型现有技术的dram存储器的正常和冗余存储的布局位置示意图。

其中，仅示出了字线(wl)和位线(bl)，其中，每隔1024条横向字线wls设置16行冗余存储，对应16条冗余字线redwls，每隔512条纵向位线bl设置16列冗余存储，对应16条冗余位线redbls。

在存储器芯片测试阶段，需要对正常存储单元进行访问，以测试各正常存储单元是否有效，如果无效，则需要记录该无效存储单元的地址，并用冗余存储单元替代该无效存储单元进行数据存储。

因此，在芯片的测试阶段，需要分别对正常存储单元和冗余存储单元进行测试，由于正常存储单元的地址和冗余存储单元的地址分别采用不同的解码方式，现有技术中，通常会分别对正常存储单元和冗余存储单元通过不同的路径及时序控制，单独进行测试以访问对应的地址，在测试过程中，需要在两种测试之间频繁进行切换操作，增加测试时间；并且，由于测试路径及时序的不同，也会容易引入人为测试误差，导致测试准确性下降。

因此，现有技术中，对存储器的寻址测试效率有待进一步的提高。

技术实现要素：

本实用新型所要解决的技术问题是，提供一种存储器，提高对所述存储器的测试效率。

为了解决上述问题，本实用新型提供了一种存储器，包括：输入模块，用于接收至少包含访问地址、命令以及解码选择指令的地址/命令输入信号，所述访问地址包括块地址、行地址以及列地址；存储阵列，包括多个存储块，每个存储块包括多个阵列排布的存储单元；控制模块，包括多个存储块本地控制单元，各存储块本地控制单元分别连接至各存储块，用于对具有对应的块地址的地址/命令输入信号进行解码，以选定与所述访问地址对应的存储单元，所述存储块本地控制单元包括：至少一个解码单元，所述解码单元用于对地址/命令输入信号进行冗余解码或正常解码，所述解码单元的输入端耦合至所述输入模块，所述解码单元的输出端耦合至所述存储单元；选择模块，所述选择模块的输入端耦合至所述输入模块、所述选择模块的输出端耦合至所述解码单元，用于根据所述地址/命令输入信号中的解码选择指令，向所述解码单元输出第一使能信号，以控制所述解码单元对所述地址/命令输入信号进行与所述解码选择指令对应的冗余解码或正常解码。

可选的，所述解码单元包括冗余预解码单元、正常预解码单元以及二级解码单元；所述选择模块的输出端耦合至所述冗余预解码单元的使能端和所述正常预解码单元的使能端；所述冗余预解码单元、正常预解码单元的输出端均耦合至所述二级解码单元的输入端。

可选的，所述存储块本地控制单元还包括地址比较单元，所述地址比较单元输入端耦合至所述输入模块，所述地址比较单元的输出端耦合至所述解码单元，所述地址比较单元用于存储缺陷地址信息，并且将所述地址/命令输入信号内的访问地址与所述缺陷地址信息进行比较，并根据比较结果，输出第二使能信号，用于控制所述解码单元对所述地址/命令输入信号进行冗余解码或正常解码。

可选的，所述输入模块包括：输入接口，耦合至所述输入接口的缓冲单元、耦合至所述缓冲单元输出端的逻辑控制单元以及耦合至所述逻辑控制单元输出端的正常地址锁存单元。

可选的，所述存储块本地控制单元还包括：第一本地锁存单元，所述第一本地锁存单元的输入端耦合至所述输入模块的正常地址锁存单元的输出端。

可选的，所述输入接口包括多个输入管脚，所述地址/命令输入信号包括多组数字信号，其中每一组数字信号均包括通过所述多个输入管脚输入的多个电平信号，其中，所述解码选择指令为其中一组数字信号中的一个管脚输入的电平信号，所述解码选择指令对应于对所述地址/命令输入信号的解码方式。

可选的，所述选择模块包括：多路选择器，所述多路选择器的第一输入端耦合至所述输入模块，第二输入端连接一参考电平，控制端连接至一测试控制信号，所述测试控制信号用于控制所述多路选择器输出所述第一输入端或所述第二输入端对应的信号。

可选的，所述选择模块还包括：测试使能锁存单元，所述测试使能锁存单元的输入端耦合至所述多路选择器的输出端。

可选的，所述解码单元还包括：第二本地锁存单元，所述第二本地锁存单元的输入端耦合至所述选择模块的测试使能锁存单元的输出端。

可选的，所述存储块本地控制单元，包括两个解码单元，分别用于对访问地址内的行地址和列地址进行解码。

本实用新型的存储器，可以通过设置所述解码选择指令控制对地址/命令输入信号进行相应的冗余解码或正常解码，从而使得测试过程更为灵活，无需切换信号输入接口。地址信号输入的路径以及时序与第一使能信号的产生路径与时序一致，可以减少人为测试误差，从而可以提高测试的准确性以及测试的便捷性。

附图说明

图1为本实用新型一现有技术的存储器的存储阵列的结构示意图；

图2为本实用新型一具体实施方式的存储器的结构示意图；

图3为本实用新型一具体实施方式的存储器的结构示意图；

图4为本实用新型一具体实施方式的存储器的结构示意图；

图5为本实用新型一具体实施方式的存储器的寻址方法。

具体实施方式

下面结合附图对本实用新型提供的一种存储器及其寻址方法的具体实施方式做详细说明。

请参考图2，为本实用新型一具体实施方式的存储器的结构示意图。

所述存储器200包括：输入模块201、存储阵列202、控制模块203以及选择模块204。

所述存储阵列202可以包括多个存储块(bank)，如bank1～bankn。每个bank可以包括多个阵列分布的存储单元，每个存储单元具有一个行地址和一个列地址。因此，所述存储阵列202内的每个存储单元分别具有一个块地址、一个行地址和一个列地址。在对存储单元寻址时，首先根据块地址，找到存储单元所在的存储块，再根据行地址和列地址找到存储单元在该存储块内的具体位置。每个存储块块内包括阵列排列的正常存储单元和冗余存储单元，所述正常存储单元的地址解码与冗余存储单元的地址解码，需要分别采用不同的解码方式。

所述输入模块201，用于接收至少包含访问地址、命令以及解码选择指令的地址/命令输入信号，所述访问地址包括块地址、行地址以及列地址。所述解码选择指令与地址解码方式对应，用于指示对地址进行冗余解码或正常解码。

所述控制模块203包括多个存储块本地控制单元，例如存储块本地控制单元1～存储块本地控制单元n，分别连接至对应的存储块bank1～存储块bankn，用于对具有对应的块地址的地址/命令输入信号进行解码，以选定与所述访问地址对应的存储单元。

所述输入模块201与所述控制模块203连接，所述输入模块201接收的地址/命令输入信号被处理后，输入至与所述控制模块203内与块地址对应的存储块本地控制单元内进行解码。所述存储块本地控制单元包括：至少一个解码单元，所述解码单元用于对地址/命令输入信号进行冗余解码或正常解码，所述解码单元的输入端耦合至所述输入模块，所述解码单元的输出端耦合至所述存储块。通常每个存储块本地控制单元均包括两个解码单元，分别为行解码单元，用于进行行地址解码，以及列解码单元，用于进行列地址解码。

所述选择模块204的输入端耦合至所述输入模块201、所述选择模块204的输出端耦合至所述存储块本地控制单元内的解码单元，用于根据所述地址/命令输入信号中的解码选择指令，向对应存储块本地控制单元内的解码单元输出第一使能信号，以控制所述解码单元对所述地址/命令输入信号进行冗余解码或正常解码。

请参考图3，为本实用新型一具体实施方式的所述存储器的结构示意图。

该具体实施方式中，仅示出与列解码相关的电路结构示意图。

所述输入模块303包括：输入接口，耦合至所述输入接口的缓冲单元3031、耦合至所述缓冲单元3031输出端的逻辑控制单元3032以及耦合至所述逻辑控制单元3032输出端的正常地址锁存单元3033。

该具体实施方式中，以lpddr4为例，输入接口包括6个管脚，分别为管脚ca0～ca5，分别用于输入高低电平信号，形成一组数字信号作为地址/命令输入信号ca<5:0>。可以通过一次或多次输入以输入完整的地址/命令输入信号，所述地址/命令输入信号包括：块地址、列地址、行地址以及命令等信息，所述命令可以为对行地址解码或列地址解码、读操作、写操作或刷新等操作指令。所述地址/命令输入信号ca<5:0>还包括解码选择指令，所述解码选择指令用于选择对所述地址/命令输入信号进行冗余解码或者正常解码。

通常需要在多个时钟沿时传输多组数字信号，才能将完整的命令及地址信息传输完成以形成完整的地址/命令输入信号，其中在某个特定时钟沿输入的地址/命令输入信号中，会有一个管脚的输入信号对于地址及命令信息而言为无用信号，例如lpddr4的输入管脚ca3在某一特定的时钟沿不会被用作命令或地址输入，因此，在本实用新型的具体实施方式中，可以在该特定时钟沿输入解码选择指令，管脚ca3在该特定的时钟沿所接收到的所述解码选择指令仅作为后续解码方式的选择指令，而不会对最终的地址解码结果造成影响。

本实用新型的具体实施方式中，当输入接口的其中一个管脚在某一时钟沿不作为有效的地址/命令输入管脚时，利用该管脚在该时钟沿时进行解码选择指令的输入，从而无需针对所述解码选择指令增加额外的管脚，也无需改变所述地址/命令输入信号的时序及路径，可以灵活高效的实现解码方式的选择。

该具体实施方式中，所述地址/命令输入信号ca<5:0>经过所述缓冲单元3031缓冲以及经过所述逻辑控制单元3032进行一定的逻辑处理之后，被送入正常地址锁存单元3033锁存需要的列地址信号coladr0<9:4>，而后将所述列地址信号coladr0<9:4>送入与该地址/命令输入信号内的块地址对应存储块本地控制单元301内，进行列地址解码。

在本实用新型的其他具体实施方式中，所述输入模块303的具体构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。

该具体实施方式中，所述存储块本地控制单元301包括列解码单元，所述存储块302耦合至所述列二级解码单元3013的输出端，根据所述列二级解码单元3013输出的解码后访问地址，选择与所述访问地址对应的存储单元。

所述列解码单元进一步包括列正常预解码单元3011、列冗余预解码单元3012以及列二级解码单元3013；所述列冗余预解码单元3012、所述列正常预解码单元3011的输出端均耦合至所述列二级解码单元3012的输入端，地址/命令输入信号经过列冗余解码或列正常预解码之后，进入所述列二级解码单元3013进行二次解码，获取最终的列地址信息。例如，经列正常预解码单元3011、列二级解码单元3013解码后获取正常存储单元的列地址，从而可以选中所述存储块302内的与该列地址对应一列存储单元。再比如，经列冗余预解码单元3012、列二级解码单元3013解码后获取冗余存储单元的列地址，从而可以选中所述存储块302内的与该列地址对应一列冗余存储单元。

该具体实施方式中，所述存储块本地控制单元301还包括第一本地锁存单元3015，所述第一本地锁存单元3015的输入端耦合至所述正常地址锁存单元3033的输出端，所述第一本地锁存单元3015的输出端耦合至所述列冗余预解码单元3012、所述列正常预解码单元3011的输入端。

所述自所述正常地址锁存单元3033输出的列地址信号coladr0<9:4>经所述第一本地锁存单元3015后，输出至所述列冗余预解码单元3012以及所述列正常预解码单元3011。

所述存储器还包括选择模块304，所述选择模块304的输出端耦合至所述列冗余预解码单元3012的使能端和所述列正常预解码单元3011的使能端。所述选择模块304的输入端耦合至所述输入模块303，用于在对应时钟沿，接收所述地址/命令输入信号内的解码选择指令，根据地址/命令输入信号内的解码选择指令控制所述列冗余预解码单元3012使能或者控制所述列正常预解码单元3011使能。例如，所述解码选择指令为1(高电平)，则所述选择模块304输出第一使能信号redcolen＝1，控制所述列冗余预解码单元3012使能，对地址/命令输入信号coladr0<9:4>进行列冗余解码，获取冗余存储单元的列地址；若所述解码选择指令为0(低电平)，则所述选择模块304输出第一使能信号redcolen＝0，控制所述列正常预解码单元3011使能，对地址/命令输入信号coladr0<9:4>进行列正常解码，获取正常存储单元的列地址。

该具体实施方式中，所述选择模块304包括：多路选择器mux，所述多路选择器mux的第一输入端耦合至所述输入模块303，第二输入端连接一参考电平，该具体实施方式中，所述参考电平为低电平0。所述选择模块304的控制端连接至一测试控制信号cm0_ts_redtest，所述测试控制信号cm0_ts_redtest用于控制所述多路选择器mux输出所述第一输入端或第二输入端对应的信号。所述选择模块304还包括测试使能锁存单元3041，所述测试使能锁存单元3041的输入端耦合至所述多路选择器mux的输出端。

当所述测试控制信号cm0_ts_redtest＝1时，所述多路选择器mux输出所述第一输入端输入的解码选择指令至所述测试使能锁存单元3041，经过所述测试使能锁存单元3041后输出第一使能信号redcolen0至所述存储块本地控制单元301内，用于使能所述列正常预解码单元3011或所述列冗余预解码单元3012。

所述存储块本地控制单元301内还包括第二本地锁存单元3016，所述第二本地锁存单元3016的输入端耦合至所述选择模块304的输出端，用于锁存第一使能信号redcolen0；所述第二本地锁存单元3016的输出端耦合至所述列冗余预解码单元3012和所述列正常预解码单元3011的使能端。

在所述输入模块303输入的地址/命令输入信号经过缓冲单元3031和逻辑控制单元3032后，由所述正常地址所存储器3033锁存需要的地址信息coladr<9:4>；同时，选择模块304根据获取的所述地址/命令输入信号内的解码选择指令，输出第一使能信号redcolen0，所述列地址信号coladr<9:4>和第一使能信号redcolen0分别到达存储块本地控制单元301，再分别由第一本地锁存单元3015和第二本地锁存单元3016锁存。第二本地锁存单元3016输出第一使能信号redcolen＝1时，会将正常路径的解码停止，将所述列冗余预解码单元3012使能；当所述第一使能信号redcolen＝0时，则会停止所述列冗余预解码单元3012，不影响正常解码路径。在一个具体实施方式中，所述解码选择指令为1时，所述第一使能信号redcolen＝1；所述解码选择指令为0时，所述第一使能信号redcolen＝0。

在对冗余存储单元和正常存储单元进行列测试时，可以通过设置所述解码选择指令控制所述存储块本地控制单元301进行相应的冗余解码或正常解码，从而使得测试过程更为灵活，无需切换信号输入接口。

在正常存储单元和冗余存储单元测试之前进行切换时，只需要对解码选择指令进行控制即可，各锁存单单元均通过同一时钟信号clk控制，所述列地址信号coladr0<9:4>和所述第一使能信号redcolen的控制时序、经过路径完全一致，可以减少人为测试误差，从而可以提高测试的准确性以及测试的便捷性。

该具体实施方式中，所述本地存储块控制单元3014还包括列地址比较单元3014，所述列地址比较单元3014的输入端耦合至所述输入模块303，所述列地址比较单元3014的输出端耦合至所述列正常预解码单元3011和所述列冗余预解码单元3011的使能端。

所述地址比较单元3014用于存储在测试过程中获取的缺陷地址信息。在对存储器进行正常的读写操作时，所述地址比较单元3014将所述列地址信号coladr<9:4>与所述缺陷地址信息进行比较，并根据比较结果，输出第二使能信号redcolrepair，以控制所述解码单元对所述地址/命令输入信号进行对应的冗余解码或正常解码。具体的，当访问地址与缺陷地址匹配时，所述第二使能信号redcolrepair＝1，访问地址无效，因而使能(enable)所述列冗余预解码单元3012，对所述输入信号进行列冗余预解码，获取替代该缺陷地址的冗余存储单元的列地址；当访问地址与缺陷地址不匹配时，访问地址有效，所述第二使能信号redcolrepair＝0时，使能(enable)所述列正常预解码单元3011，对所述输入信号进行列正常预解码3011，获得正常存储单元的列地址。

在对所述存储器进行正常的读写操作时，可以设置测试控制信号cm0_ts_redtest＝0，使得所述选择模块304不会获取解码选择指令，停止所述选择模块304对冗余解码路径的选择功能。

请参考图4，为本实用新型另一具体实施方式的存储器的结构示意图。

图4中仅示出与列解码相关的电路结构示意图。

所述输入模块303包括：输入接口，耦合至所述输入接口的缓冲单元3031、耦合至所述缓冲单元3031输出端的逻辑控制单元3032以及耦合至所述逻辑控制单元3032输出端的正常地址锁存单元4033。地址/命令输入信号ca<5:0>经过所述缓冲单元3031缓冲以及经过所述逻辑控制单元3032进行一定的逻辑处理之后，被送入正常地址锁存单元3033锁存需要的行地址信号rowadr0<15:0>，而后将所述行地址信号rowadr0<15:0>送入与该地址/命令输入信号内的块地址对应存储块本地控制单元301内的行解码单元内，进行行地址解码。

所述存储块本地控制单元301内的行解码单元包括：行正常预解码单元4011、行冗余预解码单元4012以及行二级解码单元4013；所述行冗余预解码单元4012、所述行正常预解码单元4011的输出端均耦合至所述行二级解码单元4012的输入端，地址/命令输入信号经过行冗余解码或行正常预解码之后，进入所述行二级解码单元4012进行二次解码，获取最终的行地址信息。

该具体实施方式中，所述存储块本地控制单元301还包括第一本地锁存单元4015，用于对行地址信号rowadr0<15:0>进行本地锁存。所述第一本地锁存单元4015的输入端耦合至所述正常地址锁存单元3033的输出端，所述第一本地锁存单元4015的输出端耦合至所述行冗余预解码单元4012、所述行正常预解码单元4011的输入端。

所述存储块本地控制单元301内还包括第二本地锁存单元4016，所述第二本地锁存单元4016的输入端耦合至所述选择模块304的输出端，用于锁存第一使能信号redrowen0；所述第二本地锁存单元4016的输出端耦合至所述行冗余预解码单元4012和所述行正常预解码单元4011的使能端。

当所述测试控制信号cm0_ts_redtest＝1时，所述多路选择器mux输出所述第一输入端输入的解码选择指令至所述测试使能锁存单元3041，经过所述测试使能锁存单元3041后输出第一使能信号redrowen0至所述存储块本地控制单元301内，用于使能所述行正常预解码单元4011或所述行冗余预解码单元4012。当本地锁存的第一使能信号redrowen＝1时，会将正常路径的解码停止，将所述行冗余预解码单元4012使能；当所述第一使能信号redrowen＝0时，则会停止所述行冗余预解码单元4012，不影响正常解码路径。

与进行列测试对应的，在进行行测试时，可以通过对地址/命令输入信号内的解码选择指令，控制对行地址信号进行冗余解码还是进行正常解码。

该具体实施方式中，所述本地存储块控制单元301还包括行地址比较单元4014，所述行地址比较单元4014的输入端耦合至所述输入模块303，所述行地址比较单元4014的输出端耦合至所述行正常预解码单元4011和所述行冗余预解码单元4011的使能端。

所述行地址比较单元4014用于存储在测试过程中获取的缺陷地址信息。在对存储器进行正常的读写操作时，所述行地址比较单元4014将所述行地址信号rowadr<15:0>与所述缺陷地址信息进行比较，并根据比较结果，输出第二使能信号redrowrepair，以控制所述解码单元对所述地址/命令输入信号进行对应的冗余解码或正常解码。具体的，当访问地址与缺陷地址匹配时，所述第二使能信号redrowrepair＝1，访问地址无效，因而使能(enable)所述行冗余预解码单元4012，对所述输入信号进行行冗余预解码，获取替代该缺陷地址的冗余存储单元的行地址；当访问地址与缺陷地址不匹配时，访问地址有效，所述第二使能信号redrowrepair＝0时，使能(enable)所述行正常预解码单元4011，对所述输入信号进行行正常预解码4011，获得正常存储单元的行地址。

在对所述存储器进行正常的读写操作时，可以设置测试控制信号cm0_ts_redtest＝0，使得所述选择模块304不会获取解码选择指令，停止所述选择模块304对冗余解码路径的选择功能。此时，可以不对所述解码选择指令进行设置。

本实用新型的具体实施方式还提供一种存储器的寻址方法。

请参考图5，所述存储器的寻址方法如下步骤：

步骤s501：接收至少包含访问地址、命令以及解码选择指令的地址/命令输入信号，所述访问地址包括块地址、行地址以及列地址。

可以通过多个输入管脚，接收所述地址/命令输入信号，所述地址/命令输入信号包括多组数字信号，其中每一组数字信号均包括通过所述多个输入管脚输入的多个电平信号，其中，所述解码选择指令为其中一组数字信号中的一个管脚输入的电平信号，所述解码选择指令对应于对所述地址/命令输入信号的解码方式。

步骤s502：根据所述地址/命令输入信号中的解码选择指令，对所述地址/命令输入信号进行与所述解码选择指令对应的冗余解码或正常解码。

其中，所述冗余解码包括冗余预解码和二次解码；所述正常解码包括正常预解码和二次解码。

可以通过设置所述解码选择指令，选择对地址/命令输入信号进行对应的解码方式。例如，所述解码选择指令为1时，进行正常解码；当解码选择指令为0时，进行冗余解码。

步骤s503：根据解码后获得的地址，选定与所述访问地址对应的存储单元。

可以采用上述步骤分别对行地址和行地址进行解码。

通过设置对应的解码选择指令可以切换对冗余存储单元和正常存储单元的访问，在测试过程中更为灵活，且控制时序一致，可以避免人为测试误差，提高测试准确性和灵活性。

本实用新型的存储器的寻址方法还包括：在正常使用时，将所述地址/命令输入信号内的访问地址与所述缺陷地址信息进行比较，并根据比较结果，对所述地址/命令输入信号进行对应的冗余解码或正常解码。具体的，当访问地址与缺陷地址匹配时，访问地址无效，对所述输入信号进行冗余预解码，获取替代该缺陷地址的冗余存储单元的地址；当访问地址与缺陷地址不匹配时，访问地址有效，对所述输入信号进行正常解码，获得正常存储单元的地址。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。