3DNAND的预测升压的制作方法

相关申请的交叉引用

本申请要求2019年6月7日提交的美国非临时申请序列第16/434436号的优先权和权益。

本公开涉及存储器系统，并且具体地讲，涉及三维非易失性存储器诸如nand的预测升压。

背景技术：

存储器设备通常被提供为计算机或其他电子设备中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和闪存存储器。

闪存存储器设备已经被开发为广泛范围电子应用的非易失性存储器的普遍来源。非易失性存储器是可在不施加电力的情况下较长时间保持其数据值的存储器。闪存存储器设备通常使用单晶体管存储器单元，该单晶体管存储器单元允许高存储器密度、高可靠性和低功率消耗。通过电荷存储结构(例如，浮栅或电荷阱)的编程(有时被称为写入)或其他物理现象(例如，相变或极化)，单元的阈值电压的变化确定每个单元的数据值。闪存存储器和其他非易失性存储器的常见用途包括个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字录像机、游戏、电器、车辆、无线设备、移动电话和可移除存储器模块，并且非易失性存储器的用途不断扩展。

nand闪存存储器设备是常见类型的闪存存储器设备，这样说是因为布置基本存储器单元配置的逻辑形式。通常，nand闪存存储器设备的存储器单元阵列被布置成使得阵列的一行的每个存储器单元的控制栅极连接在一起以形成接入线，诸如字线。阵列的列包括在一对选择线(诸如源极选择线和漏极选择线)之间串联连接在一起(源极到漏极)的存储器单元串(通常称为nand串)。

技术实现要素：

本公开整体涉及提供预测升压的存储器系统和方法，该预测升压可在编程达到已经确定因编程干扰而引起的错误可能成问题的水平(字线数)时施加升压的位线电压或应用增加的预充电时间。位线的升压可在存储的字线值之后或基于在先前字线处的计算的错误数发生。在一个示例中，该位线保持与现有字线编程操作相同，直到确定可能的编程干扰为止。

所公开的实施方案的一个方面包括用于三维nand的升压方法，该升压方法可包括：向存储器块发出编程命令；分配初始位线偏置；确定正被编程的字线；以及在字线低于或处于字线阈值的情况下，使用初始位线偏置在字线处对存储器单元进行编程，字线阈值被设置为某一值，低于该值，存储器单元没有编程干扰，并且高于该值，存储器单元具有编程干扰。在本公开的一个方面，该方法可包括在字线高于字线阈值的情况下，将位线偏置增加到升压的位线偏置并且然后使用增加的位线偏置在字线处对存储器单元进行编程，增加的位线偏置大于初始位线偏置。

在本公开的一个方面，在字线高于字线阈值的情况下，增加位线偏置包括在施加增加的位线电压时增加预充电时间。

在本公开的一个方面，可执行针对大于字线阈值的所有字线，使用增加的位线偏置和增加的预充电时间重复存储器单元的编程。

在本公开的一个方面，增加位线偏置包括在高于字线阈值的情况下进行编程期间使位线上的电压加倍。

在本公开的一个方面，增加预充电时间包括使预充电时间增加了一数量级。

在本公开的一个方面，发出编程命令允许更靠近硅基板的更低存储器单元比相同的竖直串中的更高存储器单元更快地被编程。

在本公开的一个方面，字线阈值为字线的约三分之二。

在本公开的一个方面，执行擦除验证包括在目标电压达到第二端之后执行擦除。

在本公开的一个方面，该方法可包括通过对超过检测电压的存储器单元进行计数来设置字线阈值，并且当多个存储器单元超过检测电压时，将与存储器单元相关联的字线指定为字线阈值。

在本公开的一个方面，用于三维nand的存储器升压方法包括：向存储器块发出编程命令，其中多个竖直地连接的存储器单元与位线相关联；分配初始位线偏置；确定正被编程的字线；对字线上低于检测电压的存储器单元数量进行计数；在存储器单元数量低于计数阈值的情况下，使用初始位线偏置在字线处对存储器单元进行编程；并且在存储器单元数量高于计数阈值的情况下，将位线偏置增加到升压的位线偏置并且然后使用增加的位线偏置在字线处对存储器单元进行编程，增加的位线偏置大于初始位线偏置。

在本公开的一个方面，增加位线偏置包括在存储器单元数量超过计数阈值之后，针对每个后续字线增加位线偏置。

在本公开的一个方面，在字线处进行编程之后，该方法步进到下一字线并且重复计数步骤和编程步骤。

在本公开的一个方面，计数阈值是在字线上的总存储器单元的约八分之一。

在本公开的一个方面，在存储器单元数量高于计数阈值的情况下，增加位线偏置包括在施加增加的位线电压时增加预充电时间。

在本公开的一个方面，增加位线偏置包括在高于单元阈值的情况下进行编程期间将设定值添加到位线上的电压。

在本公开的一个方面，增加预充电时间包括使预充电时间增加了一设定值。

在本公开的一个方面，描述了用于执行以上方法的结构，例如，可操作地连接到三维存储器(例如，nand)的控制器电路。

在本公开的一个方面，nand存储器包括：多个竖直存储器串，该多个竖直存储器串包括多个存储器单元；多个字线，该多个字线跨多个存储器串在与多个竖直存储器串的底部相同的水平处连接到存储器单元；多个位线，该多个位线分别连接在多个竖直存储器串的一端处；以及控制器电路，该控制器电路发出信号以：启动用于包括多个竖直存储器串的存储器块的程序；基于字线来检测存储器单元要求以下中的至少一者：升压的位线偏置电压、增加的预充电时间或两者；在针对高于当前字线的所有字线进行编程期间施加升压的位线偏置电压、增加的预充电时间或两者。

在本公开的一个方面，控制器电路被配置为在存储器单元数量超过错误计数阈值之后，针对每个后续字线使位线偏置电压升压。

在本公开的一个方面，控制器电路被配置为施加升压的位线电压，其中字线被定位在串底部上方的设定位置处。

在本公开的一个方面，控制器电路被配置为将位线电压保持为与现有字线相同的电压，其中检测未示出检测到在字线水平处存储器单元要求升压。

本公开的这些和其它方面在以下对实施方案、所附权利要求书和附图的详细描述中有所公开。

附图说明

并入本说明书中并且构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的情况下，相同的参考号将在整个附图中用来指代相同或相似的元件。

图1示出了三维地布置成多个nand串的存储器单元块的电路示意图。

图2示出了根据本公开的一个方面的非易失性存储器的示意图。

图3示出了根据本公开的一个方面的字线升压方法的流程图。

图4总体上示出了根据本公开的一个方面的存储器的低页、中页、顶页和上页的失效位计数、下字线的错误计数和上字线的错误计数的示意图。

图5总体上示出了根据本公开的一个方面的示出具有错误和相对于检测电压处于正确状态的单元计数的示意图。

图6总体上示出了根据本公开的一个方面的用于字线升压方法的流程图。

图7总体上示出了根据本公开的一个方面的三维nand存储器的控制器的部件的示例性配置的框图。

图8总体上示出了根据本公开的一个方面的三维nand存储器的存储器管芯的部件的示例性配置的框图。

具体实施方式

非易失性高性能存储器设备兼顾速度和可靠性，这可包括通道升压以降低存储器单元中的数据错误率。存储器设备中的竖直nand串表现出越大的编程干扰(例如，错误)，字线在该串上越高。本公开在编程达到已经确定因编程干扰而引起的错误可能成问题的水平(字线数)时施加升压的位线电压或应用增加的预充电时间。位线的升压可在存储的字线值之后或基于在先前字线处的计算的错误数发生。在一个示例中，该位线保持与现有字线编程操作相同，直到确定可能的编程干扰为止。

图1总体上示出了三维存储器电路100的示例性配置的电路示意图，该三维存储器电路可代表nand存储器设备中的块的至少一部分和/或具有作为nand存储器设备的部分的物理构造或结构。在图1中，每个偏置元件被表示或描绘为晶体管。此外，存储器单元被标记为mc，sgd晶体管被标记为sgdt，并且sgs晶体管被标记为sgst。在示例性存储器电路100中，每个通道元件组包括至多五十个单元，包括从第一存储器单元mci延伸到第四十八存储器单元mc48的四十八个存储器单元，一个sgd晶体管sgdt和一个sgs晶体管sgst。其他通道元件组配置是可能的，包括那些包括一个或多个源极侧虚设单元、一个或多个漏极侧虚设单元、多于一个sgd晶体管和/或多于一个sgs晶体管的那些，如前所述。

根据图1中的通道元件组配置，存储器电路100包括五十个控制栅极层，包括从第一字线层wll1延伸到第四十八字线层wll48的四十八个字线层，一个sgd层sgdl和一个sgs层sgsl。每个通道元件组中的第i个存储器单元mci设置在控制栅极层中的第i个字线层wlli中并配置为使其相应的控制栅极由该字线层偏置。例如，通道元件组ceg的第一存储器单元mc1设置在第一字线层wll1中并配置为使其控制栅极由该第一字线层偏置，第二存储器单元mc2设置在第二字线层wll2中并配置为使其控制栅极由该第二字线层偏置，并且通道元件组ceg的第四十八存储器单元mc48设置在第四十八字线层wll48中并配置为使其控制栅极由该字线层偏置。此外，通道元件组的sgd晶体管设置在sgd层sgdl中并配置为使其相应的控制栅极由该sgd层sgdl偏置，并且通道元件组的sgs晶体管设置在sgs层sgsl中并配置为使其相应的控制栅极由该sgs层sgsl偏置。

通道元件组ceg及其相关联的通道在存储器电路100中以x和y方向二维地布置，并且电连接到m个位线。在具体示例性配置中，通道元件组ceg及其相关联的通道根据通道布置被二维地布置，所述通道布置取决于连接到单个位线的p个通道元件组及其相关联的通道。换句话讲，每个位线bl被配置为电连接到p个通道元件组及其相关联的通道组成的唯一组，将相应的位线电压施加到该唯一组，和/或利用相应的位线(通道)电压将该唯一组偏置。

单个字线层可包括多个字线单元组，使得设置在单个字线层中的存储器单元被组织、布置或设置为多个字线单元组(或串)。耦接到同一字线层但属于具有耦接到不同sgd线的sgd晶体管的通道元件组的存储器单元属于不同的字线单元组。在具体示例性配置中，耦接到单个字线层的字线单元组的数量等于块的sgd线的数量。此外，单个字线单元组的存储器单元的数量可等于m个位线即bl1至blm的数量，使得字线单元组的每个存储器单元电连接到m个位线即bl1至blm中的不同的一个。

附加地或另选地，存储器电路的存储器单元或存储器单元结构的存储器单元通常被配置为将数据存储为位或二进制数字，其中每一位具有逻辑“0”或逻辑“1”二进制值。单个存储器单元可被配置为存储单个位或多个位。单个存储器单元存储的一个位或多个位称为数据值。换句话讲，数据值是单个存储器单元存储的n位二进制值，其中n是该二进制值的位数，并且其中数字n为一或超过一。单个存储器单元可以存储的可能数据值的数量取决于它被配置为存储的n个位。具体地讲，单个存储器单元可存储的可能数据值的数量为2ⁿ。

存储器单元可称为单级单元或多级单元，具体取决于它们被配置为存储的位的数量。称为slc单元(或仅称slc)的单级单元是被配置为存储单个位数据或一个位数据的存储器单元。称为mlc单元(或仅称mlc)的多级单元是被配置为存储多个(即，两个或更多个)位数据的存储器单元。mlc单元可存储的示例性位数包括二、三或四，但可能存在存储多于四位的mlc单元。

在存储器电路100中的编程操作期间，传入数据通过位线(bl)从数据锁存器传输到nand存储器单元。存在两种类型的bl，其表示数据“1”和“0”。对于数据“0”，对应于数据“0”的位线在编程期间被偏置到零伏。对应存储器单元接收完整编程电压(vpgm)，使得阈值电压(vt)增加。这些存储器单元上的电压电位为vpgm。对于数据“1”，对应于数据“1”的bl在编程期间被偏置为vddsa(例如，约3v)。该高偏置可关断漏极侧选择栅极晶体管(sgdt)，使得整个通道在来自未选择的wl的进一步帮助下被升压得远高于零伏(例如，约10v)(例如，vpass为约九伏)。因此，禁止对应存储器单元的进一步编程。这些存储器单元上的电压电位为vpgm-v通道。对存储器100进行编程包括三个阶段，即，预充电、编程和验证。在预充电期间，存在三个相位。第一相位(有时称为程序5、p5)用恒定电流(例如，峰电流控制)对禁止位线进行充电，直到达到充电目标(例如，vddsa的一部分，诸如90％vddsa)。第二相位(有时称为程序6、p6)在没有电流控制的情况下进一步对禁止bl进行充电，直到达到最终目标(例如，100％vddsa)为止。第三相位(有时称为程序7、p7)将禁止bl保持在vddsa达一定时间。

当对非易失性存储器进行编程诸如nand编程时，在编程性能(例如，速度)与可靠性(例如，通道升压)之间进行权衡。为了允许正确的通道升压(例如，高v通道)，禁止bl电压应当尽可能高。然而，禁止bl高电压(vddsa～3v)通过bl-bl电容耦合(rc延迟)强耦合到编程bl低电压(零伏)。因此，编程性能减慢，因为必需进行等待，直到bl电压信号在每个编程脉冲中完全稳定。另一方面，为了通过使用更低禁止bl电压来实现更快bl充电速度，可能会发生严重可靠性问题，例如，禁止单元未被正确地禁止，这可能展示出更大er-状态上尾。这种权衡对于qlc(x4，每单元4位)技术尤其成问题，在该qlc技术中，存储器设备要求超强升压以防止针对特定组的wl(通常为更高wl)的编程干扰，而对于常规的wl(通常为更低wl)，存储器设备也需要尽可能快，参见图2。在一个示例中，在相同升压配置下，下wl的er上尾是良好的(即，编程干扰较少)，而更高wl是不良的(即，编程干扰严重)。本公开的各方面提供了自动找到那些“不良wl”并允许自适应预充电升压以防止这些“不良wl”被干扰而同时仍维持整体快速编程性能的方法。

更详细地，图2总体上示出了存储器电路100的一部分的横截面图。存储器电路100包括交替的控制栅极层和介电层(dl)的叠堆1012。此外，图2中总体上示出的部分包括延伸穿过这些层的两个通道(或存储器孔)，包括第一通道1014和第二通道1016。在这两个通道1014、1016周围形成两个存储器通道元件组的偏置元件由图2中的虚线框标识。具体地讲，在第一通道1014周围形成第一通道元件组ceg1的偏置元件由标记为ceg1的虚线框标识，并且在第二存储器孔1016周围形成第二通道元件组ceg2的偏置元件由标记为ceg2的虚线框标识。

为了举例说明的目的，在图2中，在第一通道1014和第二通道1016周围形成的第一通道元件组ceg1和第二通道元件组ceg2都电连接到第i个位线bli。在实际具体实施中，块可包括数百个或数千个位线。块的通道和相关联的通道元件组的布置可确定哪些通道和通道元件组电连接到哪些位线。在块的多个通道和通道元件组中，通道和相关联的通道元件组的某些组合彼此电连接到同一位线，而通道和相关联的通道元件组的某些其他组合彼此电连接到不同位线。

此外，给定的通道元件组可利用其相关联的通道和将相关联的通道与位线电连接的导电通孔电连接到给定的位线。例如，在图2中，第一通道元件组ceg1利用第一通道1014和将第一通道1014与第i位线bli电连接的导电通孔1020电连接到第i位线bli。第二通道元件组ceg2利用第二通道1016和将第二通道1016与第i位线bli电连接的导电通孔1022电连接到第i位线bli。可以使用将位线与通道元件组电连接的其他方式。

存储器电路100还可包括基板1024或设置在该基板上。绝缘膜可形成在基板1024上，并且源极线sl可形成或设置在叠堆1012的最底层上。

此外，在图2中示出的示例性配置中，每个通道1014、1016包括连接到源极线sl的源极端，以及连接到其相关联的导电通孔的漏极端。在图2中，第一通道1014包括连接到源极线sl的源极端1028和连接到导电通孔1020的漏极端1030。相似地，第二通道1016包括连接到源极线sl的源极端1032和连接到导电通孔1022的漏极端1034。

此外，在至少一些示例性配置中，存储器电路100还可包括延伸穿过叠堆1012的竖直互连件(例如，金属填充狭缝)，该竖直互连件将源极线sl连接到叠堆1012上方的导电线，诸如上部区域1008中的金属层中的一个金属层中的导电线。出于举例说明的目的，图2总体上示出了延伸穿过叠堆1012的两个互连件1036、1038。

此外，在图2中的示例性配置中，为了举例说明的目的，通道元件组中的每一个通道元件包括两个sgs晶体管、两个源极侧虚设单元、十一个存储器单元、两个漏极侧虚设单元和两个sgd晶体管。因此，叠堆1012的控制栅极层包括：两个sgs层，包括第一sgs层sgsl0和第二sgs层sgsl1；两个源极侧虚设字线层，包括第一源极侧虚设字线层dwls0和第二源极侧虚设字线层dwls1；从第一字线层wll0延伸至第十一字线层wll10的十一个字线层；两个漏极侧虚设字线层，包括第一漏极侧虚设字线层dwld0和第二漏极侧虚设字线层dwld1；以及两个sgd层，包括第一sgd层sgsl0和第二sgd层sgdl1。该叠堆还包括从第一dl0介电层dl19延伸至第二十介电层的二十个介电层，它们交替地设置在控制栅极层之间。

在图2中的存储器电路100的示例性配置中，用于通道元件组的偏置元件的数量及其相应偏置元件类型以及对应的控制栅极层的数量是非限制性的，并且出于举例说明的目的，仅仅是示例性的。任何偏置元件类型的偏置元件的其他数量，或不包括某些偏置元件类型的偏置元件，或包括除图2中示出的那些之外的偏置元件类型的一个或多个偏置元件的其他配置也可为可能的。

字线可在更低字线(例如，wll0至wll5)处具有良好字线，而更高字线(例如，wll6至wll10)通常具有更大编程干扰。因此，更高字线需要更强升压。本文所述的方法识别不良字线，并且然后在编程中提供自适应预充电以考虑这些不良字线。

图3示出了用于识别要求更大预充电升压的字线的流程图300。在301处，从存储器控制器发出编程命令。可将编程命令引导到特定存储器块。在303处，将正被评估的字线设定为第一字线的零，例如，wln＝wll0。将wln的预充电/升压时间设定为基础时间段(例如，2μs)。将预充电/升压位线(bl)偏置设定为vddsa0(例如，1.5v)。在305处，执行wln的编程或验证。在307处，使字线的计数器递增一，例如n＝n+l。在309处，确定n是否大于最大字线，例如九十五，或者在图2的所示出的实施方案中，n是否为十一。如果步骤309为是，则过程在310处结束。如果在309处，尚未达到最大值，则过程前进至步骤311。在311处，确定n是否>m，其中m为字线的从不要求额外升压的下字线和要求额外升压的上字线移动的划分水平。如果在311处是，则在313处，改变升压值。该变化可包括增加预充电或升压时间段，例如，从t0至t1。时间t1可为时间t0的两倍长或比时间t0长一数量级。预充电/升压位线(bl)偏置增加，例如，从现有位线偏置增加50％或加倍。例如，可将位线偏置设置为vddsa1，诸如3.0伏。该过程然后返回到步骤305以对字线wln进行编程或验证。如果在311处，字线wln小于313的预充电升压的阈值，则该过程进行到315。在315处，预充电/升压时间保持在t0。预充电/升压位线偏置保持在vddsa0(例如，1.5v)。该过程然后返回305。

方法300提供预定义升压模式。这是基于硅体验，其中第一组字线例如wl0至wl69(或图2中的wll0至wll5)不具有编程干扰问题，因此可使用更小禁止电压(vddsa0)和更短预充电时间(t0)来加速编程性能。更高字线例如wl70至wl95(或图2中的wlll6至10)更容易被干扰，因此更大禁止电压(vddsa1)和更长预充电时间(t1)可用于防止编程干扰(在性能折衷的情况下)。编程权衡仅适用于很可能具有干扰的字线。

本公开的各方面可提供预测方法，该预测方法使用wln编程干扰情况通过对在wln编程完成之后低于检测电压的单元数量进行计数来预测wln+1编程干扰。如果预测表明编程干扰的风险更高，则在wln+1编程期间应用更强预充电/升压。本公开的各方面自适应地防止编程干扰，同时维持最快/最佳编程性能。

图4示出了字线是否需要增加预充电/升压的预测的示意图400。曲线图401示出了字线的四页的字线数，并且提出的失效位计数(“fbc”)或错误率方法可基于错误率测量，其通过进行多次读取和测量fbc并通过使用最佳读取阈值来近似。存储器中的不同页面的曲线401、402、403、404示出了编程干扰以相对线性方式产生。

曲线图405示出了多个存储状态a至g的分布，其中更低字线(例如，字线30或更小，或者图2中的wll1至wll5)的错误er被计数。wln错误预测了wln+1错误。曲线图405示出了wln的更少编程干扰预测了下一字线wln+1的更少编程干扰。

曲线图407示出了多个存储状态a至g的分布，其中更高字线(例如，字线31或更大，或者图2中的wll6至wll10)的错误er被计数。wln错误预测了wln+1错误。曲线图407示出了如果wln的编程干扰高，则其预测了下一字线wln+1的更可能的编程干扰。

图5示出了用于设定在下字线与上字线之间的划分的检测方法500，在该划分处，字线从低干扰可能性移至较高干扰可能性。该方法可对低于vdetect(例如，0.6伏)的存储器单元数量进行计数以确定错误er上尾是高还是低，例如，编程干扰是低于还是高于需要更大预充电/升压的阈值。曲线图501示出了低于vdetect的存储器单元数量是n，其中n是单元总数的约1/8。er上尾为低，并且不发生编程干扰。在曲线图502中，低于vdetect的单元数量是m，其中m小于总单元的1/8。er的上尾为高，并且因此存在严重的编程干扰，并且这些字线要求更大的预充电升压和/或需要更长的充电时间。

图6示出了用于识别要求更大预充电升压的字线的流程图600，其中类似于流程图300的元素用相同的参考标号标记。在301处，从存储器控制器发出编程命令。在303处，将正被评估的字线设定为第一字线的零，例如，wln＝wll0。wln的预充电/升压时间被设定为基础时间段(例如，2μs)。将预充电/升压位线(bl)偏置设定为vddsa0(例如，1.5v)。在305处，执行wln的编程或验证。在601处，确定wln是否为最后一个字线。如果步骤305为是，则过程在310处结束。如果在309处，尚未到达最后一个字线，则在步骤603处对wln上低于vdetect的存储器单元n的数量进行计数。在步骤605处，确定n是否<m，其中m为字线的从不要求额外升压的下字线和要求额外升压的上字线移动的划分水平。如果在605处是，则在607处，改变升压值。该变化可包括递增地改变预充电或升压时间段，例如，t＝t+δt(在一个实施方案中，δt＝5μs)。该变化还可包括增加预充电/升压位线(bl)偏置，vbl＝vbl+δvbl(在一个实施方案中，δvbl＝0.5v)。如果在605处为否，则该过程进行到611，其中预充电和升压时间段以及预充电和升压位线(bl)偏置保持不变。在任一种场景中，该过程继续进行到步骤609，其中使字线的计数器递增一，例如n＝n+l。然后，过程返回到步骤305。

图7是示出存储器控制器的示例性部件的框图。控制器402可包括与主机进行交互的前端模块708、与非易失性存储器管芯404进行交互的后端模块710、以及执行非易失性存储器系统700的各种功能的各种其他模块。一般来讲，模块可以是硬件或硬件和软件的组合。例如，每个模块可包括专用集成电路(asic)，现场可编程门阵列(fpga)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括可用处理器或处理器电路执行以实现模块的特征中的一个或多个的指令。当模块中的任一个包括存储器的包括可用处理器执行的指令的部分时，模块可包括或可不包括处理器。在一些示例中，每个模块可仅为存储器的包括可用处理器执行以实现对应模块的特征的指令的部分，而模块不包括任何其他硬件。由于每个模块都包括至少一些硬件，因此即使在所包括的硬件包括软件时，每个模块也可互换地称为硬件模块。

控制器402可包括缓冲管理器/总线控制器模块414，其管理随机存取存储器(ram)416中的缓冲器并控制内部总线仲裁以在控制器402的内部通信总线417上进行通信。只读存储器(rom)418可存储和/或访问系统引导码。虽然图6所示为与控制器402分开定位，但在其他实施方案中，ram416和rom418中的一者或两者可位于控制器402内。在其他实施方案中，ram416和rom418的部分可以位于控制器402内和控制器402外部。此外，在一些具体实施中，控制器402、ram416和rom418可以位于单独的半导体管芯上。

附加地或另选地，前端模块708可包括提供与主机或下一级存储控制器的电接口的主机接口720和物理层接口(phy)722。主机接口720类型的选择可取决于所使用的存储器的类型。主机接口720的示例类型可包括但不限于sata、sataexpress、sas、光纤通道、usb、pcle和nvme。主机接口720可通常有利于传输数据、控制信号和定时信号。

后端模块710可包括纠错码(ecc)引擎或模块424，该ecc引擎或模块对从主机接收的数据字节进行编码，并且对从非易失性存储器管芯404读取的数据字节进行解码和错误校正。后端模块710可还包括命令定序器426，该命令定序器生成命令序列，诸如编程命令序列、读取命令序列和擦除命令序列，以传输到非易失性存储器管芯404。附加地或另选地，后端模块710可包括raid(独立驱动器冗余阵列)模块728，该raid模块管理raid奇偶校验的生成和失败数据的恢复。raid奇偶校验可用作写入到非易失性存储器系统700中的数据的附加级的完整性保护。在一些情况下，raid模块428可以是ecc引擎424的一部分。存储器接口430向非易失性存储器管芯404提供命令序列，并且从非易失性存储器管芯404接收状态信息。连同命令序列和状态信息，可通过存储器接口430传送要编程到非易失性存储器管芯404中和从非易失性存储器管芯读取的数据。在一个实施方案中，存储器接口430可以是双数据速率(ddr)接口和/或切换模式200、400、800或更高的接口。控制层432可控制后端模块710的整体操作。

图7中所示的非易失性存储器系统700的附加模块可包括媒体管理层438，其执行特定存储器管理功能，诸如存储器管芯404的存储器单元的损耗均衡、地址管理，并且促进折叠操作。其他存储器管理功能也是可能的。非易失性存储器系统400可还包括其他分立部件440，诸如外部电气接口、外部ram、电阻器、电容器或可与控制器402进行交互的其他部件。在另选的实施方案中，raid模块428、媒体管理层438和缓冲区管理/总线控制器414的一者或多者是控制器402中可能不需要的任选部件。

图8是存储器管芯404的部件的示例性配置的更详细框图。存储器管芯404可包括存储器单元结构442，该存储器单元结构包括多个存储器单元，以其他方式或可互换地称为存储器元件。存储器单元是存储具有n位数据值的数据单元的元件或部件，其中n为一或超过一。任何合适类型的存储器可用于存储器单元结构442的存储器单元。作为示例，存储器可以是动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)、非易失性存储器，诸如电阻随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可被认为是eeprom的子集)、铁电随机存取存储器(“fram”)、磁阻随机存取存储器(“mram”)，相变存储器(“pcm”)，或包括半导体材料或能够存储信息的其他材料的其他元件。每种类型的存储器可具有不同的配置。例如，闪存存储器可以nand配置或nor配置进行配置。

存储器可以任何组合由无源和/或有源元件形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，其在一些实施方案中包括电阻率切换存储元件诸如反熔丝、相变材料等，以及任选地包括导引元件诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，其在一些实施方案中包括具有电荷存储区域的元件，诸如浮栅、导电纳米粒子或电荷存储介电材料。

多个存储器单元可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand存储器阵列可被配置为使得该阵列由多个单元组构成，其中属于同一单元组的存储器单元共享单个偏置线，诸如单个字线或单个位线，并且作为组被访问或偏置。另选地，存储器单元可被配置为使得每个元件均为单独可访问的，例如，nor存储器阵列。nand和nor存储器配置是示例性的，并且可以其他方式配置存储器单元。

形成存储器管芯的存储器单元结构442的多个存储器单元可位于基板内和/或基板上方。基板可以是存储器单元的层在其之上或之中形成的晶圆，或者它可以是在存储器单元形成后附接到存储器单元的承载基板。作为非限制性示例，基板可包括半导体和/或由半导体材料诸如硅制成。

此外，形成整个存储器单元结构442或存储器单元结构442的至少一部分的多个存储器单元可被布置成二维或三维。布置成二维的多个存储器单元被称为二维(2-d)存储器单元结构。布置成三维的多个存储器单元被称为三维(3-d)存储器单元结构。

在二维存储器单元结构中，存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器单元结构中，存储器单元被布置在基本上平行于支承存储器单元的基板的主表面延伸的平面中(例如，在x-y方向平面中)。

在三维存储器单元结构中，存储器单元被布置成使得存储器单元占据多个平面或多个存储器设备级(例如，多个x-y方向平面)，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直于基板的主表面并且x方向和y方向基本上平行于基板的主表面)。当被配置为三维存储器单元结构时，存储器单元向上或远离基板的主表面延伸。

作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的叠堆。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即，在z方向上)，其中在每一列中每一列均具有多个存储器单元。列可以二维配置布置，例如，在x-y平面中，产生存储器单元的三维布置，其中存储器单元位于多个垂直叠堆的存储器平面上。三维存储器单元的其他配置也可构成三维存储器阵列。

在至少一些示例性配置中，二维或三维存储器单元结构可以是有序排列(或仅称排列)的形式或被配置为有序排列。一种类型的排列是正交排列，它是包括行和列的类似矩阵结构。存储器单元被布置为行和列。在行和列的交叉处是存储器单元。然而，在其他配置中，存储器元件能够以非常规配置或非正交配置排列。

相对于块的部件，块包括多个偏置元件和多个控制线。偏置元件是块的接收偏置、被偏置和/或响应于偏置的部件或单元。与块的偏置元件结合使用的偏置是电压、电流、多个电压、多个电流，或施加到偏置元件和/或由偏置元件接收以引起来自偏置元件的响应或将偏置元件配置为特定状态的至少一个电压和至少一个电流的组合。向偏置元件施加或提供偏置，或者在一个或多个层级上利用偏置来使偏置元件偏置，以引起响应或将偏置元件配置为特定状态以便执行存储器操作。

块的多个偏置元件可全部为单一类型或可各自为多种不同类型中的一种。不同类型的偏置元件可在块中执行不同的功能和/或可在存储器操作期间在不同层级上利用不同偏置来偏置。

一种类型的偏置元件为存储器单元。属于同一块的存储器单元被称为存储器单元块。其他类型的偏置元件也是可能的，具体取决于存储器技术。在nand技术中，其他类型的偏置元件可包括虚设单元、漏极选择栅极晶体管(称为sgd晶体管)和源极选择栅极晶体管(称为sgs晶体管)。至少对于nand技术，虚设单元是不存储来自主机的数据的存储器单元，并且虚设单元设置为与虚设字线层共面，该虚设字线层保护存储器单元和字线层不受某些边缘效应的影响。sgd晶体管和sgs晶体管可被配置为在特定时间和/或响应于某些偏置而被启用(接通)，禁用或禁止(关闭)或以其他方式被配置为导电状态和非导电状态，以允许执行存储器操作(例如，允许将数据编程到存储器单元中，从存储器单元读取数据或擦除数据)。除存储器单元、虚设单元，sgd晶体管和/或sgs晶体管之外或与它们同样的偏置元件类型也是可能的。在示例性实施方案中，sgst晶体管是开关100、200。在示例性实施方案中，sgs晶体管是开关100、200。

此外，块的控制线是块的导电结构、元件或部件，其向块的一个或多个偏置元件提供、施加或输出偏置的至少一部分(诸如单个电压或单个电流)和/或利用偏置的至少一部分将一个或多个偏置元件偏置。在至少一些示例性配置中，控制线用作接触线，因为其是物理延伸到并接触它偏置的一个或多个偏置元件的导电线，诸如通过接触和/或形成其偏置的偏置元件的电极或端子的至少一部分。

块的控制线可被组织、布置、表征、划分或配置成多个不同类型的控制线。可通过它们用来将偏置元件偏置的方式将控制线组织成各个类型。例如，同一类型的控制线可以相同的方式将偏置元件偏置，诸如通过将该类型的偏置元件偏置和/或将偏置元件的相同类型的端子偏置。

对于nand技术，块的控制线可被组织成三种主要类型，包括控制栅极线、位线和源极线。位线(至少对于nand技术)是将位线电压施加到一个或多个偏置元件的一个或多个漏极端子(或仅称漏极)的控制线，和/或利用位线电压偏置一个或多个偏置元件的一个或多个漏极端子的控制线。在该上下文中，位线电压可另选地称为漏极电压，其中位线是将漏极电压施加到一个或多个偏置元件的一个或多个漏极端子的控制线。在具体示例性配置中，位线通过以下方式偏置漏极端子：将其位线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧，和/或利用位线电压偏置一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧。在这种情况下，位线电压可另选地称为漏极侧通道电压(或仅称漏极侧电压)。在本文中，除非另有明确描述，否则术语位线电压、漏极电压、漏极侧电压和漏极侧通道电压可互换使用，至少因为这些电压属于nand技术。下文将进一步详细描述通道元件组、通道及其漏极端。

源极线(至少对于nand技术)是将源极线电压施加到一个或多个偏置元件的一个或多个源极端子(或仅称源极)的控制线，和/或利用源极线电压偏置一个或多个偏置元件的一个或多个源极端子的控制线。在该上下文中，源极线电压可另选地称为源极电压，其中源极线是将源极电压施加到一个或多个偏置元件的一个或多个源极端子的控制线。在具体示例性配置中，源极线通过以下方式偏置源极端子：将其源极线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧，和/或利用源极线电压偏置一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧。在这种情况下，源极线电压可另选地称为源极侧通道电压(或仅称源极侧电压)。在本文中，除非另有明确描述，否则术语源极线电压、源极电压、源极侧电压和源极侧通道电压可互换使用，至少因为这些电压属于nand技术。附加地或另选地，块的源极线可另选地称为单元源极线celsrc。下文将进一步详细描述通道元件组、通道及其源极端。

在至少一些示例性配置中，块的控制栅极线可被进一步组织、布置、表征、划分或配置为多个不同的控制栅极类型(或子类型)。具体地讲，控制栅极线可被进一步布置成它们偏置的偏置元件的类型，并且包括字线、虚设字线、漏极选择栅极线(称为sgd线)和源极选择栅极线(称为sgs线)。

字线是将字线电压(例如，高水平、擦除验证水平或低水平)施加到一个或多个存储器单元的一个或多个控制栅极的控制栅极线，和/或利用字线电压将一个或多个存储器单元的一个或多个控制栅极偏置的控制栅极线。虚设字线是将虚设字线电压施加到一个或多个虚设单元的一个或多个控制栅极的控制栅极线，和/或利用虚设字线电压将一个或多个虚设单元的一个或多个控制栅极偏置的控制栅极线。漏极选择栅极线(称为sgd线)是将漏极选择栅极电压(称为sgd线电压)施加到一个或多个sgd晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgd线电压将一个或多个sgd晶体管的一个或多个控制栅极偏置的控制栅极线。源极选择栅极线(称为sgs线)是将源极选择栅极电压(称为sgs线电压)施加到一个或多个sgs晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgs线电压将一个或多个sgs晶体管的一个或多个控制栅极偏置的控制栅极线。

对于三维块的一些示例性配置，至少一种类型的控制线被实现或形成为多个层。例如，在至少一些3-dnand配置中，块的控制栅极线被实现或形成为层。一般来讲，层(换句话讲称为片或板)是在垂直于z方向的x-y方向上延伸的大致为平面的结构。层具有面向相反方向的相对的平坦表面。平坦表面中的一个为在z方向上远离基板402的顶部表面，并且其中的另一个为在z方向上朝向基板402的底部表面。

本文中，术语“线”和“层”(至少在它们用于指控制线时，除了下文进一步详细描述的sgd线之外)可互换使用或作为彼此的替代形式使用。例如，术语“控制栅极线”和“控制栅极层”可互换使用；术语“字线”和“字线层”可互换使用；术语“虚设字线”和“虚设字线层”可互换使用；并且术语“源选择栅极线”(或sgs线)和“源选择栅极层”(或sgs层)可互换使用。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括叠堆。一般来讲，叠堆是设置在彼此顶部的多个层或一系列层。对于3-dnand，块的叠堆包括多个控制栅极层和多个介电层。至少当用叠堆的控制栅极层实现时，介电层是将一个控制栅极层与另一个控制栅极层电隔离的层。在叠堆中，控制栅极层和介电层以交替方式布置，因为当叠堆在z方向上远离基板延伸时，这些层在控制栅极层和介电层之间连续地交替。在这种情况下，三维块的叠堆是一系列交替设置的控制栅极层和介电层。

三维块的叠堆包括由层的侧表面和边缘限定的外表面和边缘，以及叠堆的最顶层的顶部表面和叠堆的最底层的底部表面。叠堆的外表面和边缘继而限定叠堆的外边界。三维块的偏置元件以三维方式布置在外边界内。在这种情况下，三维块的偏置元件被称为设置在叠堆中或叠堆内。

此外，至少对于一些示例性配置，三维块的偏置元件与控制栅极层共面(在x-y方向上)设置。具体地讲，偏置元件与它们被配置成由其偏置的控制栅极层共面。因此，被配置为由特定字线层偏置的存储器单元设置成与该特定字线层共面；被配置为由特定sgd层偏置的sgd晶体管设置成与该特定sgd层共面；被配置为由特定sgs层偏置的sgs晶体管设置成与该特定sgs层共面；并且被配置为由特定虚设字线层偏置的虚设单元设置成与该特定虚设字线层共面。

与给定的控制栅极层共面和/或被配置为由给定的控制栅极层偏置的偏置元件可称为设置在给定的控制栅极层中，位于给定的控制栅极层中，和/或耦接到给定的控制栅极层。例如，与给定的字线共面和/或被配置为由给定的字线偏置的存储器单元可称为设置在给定的控制字线层中，位于给定的字线层中，和/或耦接到给定的字线层。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括多个通道。通道是在z方向上延伸穿过块的叠堆的细长结构，块的偏置元件在通道周围或围绕通道形成或设置。在通道周围或围绕通道设置或形成的偏置元件可至少部分地，并且在一些配置中完全包括或围绕该通道。

此外，至少对于3-dnand技术的一些示例性配置，块的偏置元件利用通道进行偏置。换句话讲，通道是块的用来将偏置元件偏置的结构。具体地讲，偏置元件的漏极端子和源极端子利用通道进行偏置。具有由给定通道偏置的源极端子和漏极端子的偏置元件耦接到该给定通道。

每个通道包括相应的漏极端子(或漏极侧)和相应的源极端(或源极侧)。通道在z方向上从其漏极端到其源极端朝向基板延伸穿过叠堆。块的位线电连接或耦接到通道的漏极端，并且块的源极线电连接或耦接到通道的源极端。在块中，位线将位线电压(或漏极电压或漏极侧电压或漏极侧通道电压)施加到与其耦接的一个或多个通道的一个或多个漏极端。源极线将源极线电压(或源极电压或源极侧电压或源极侧通道电压)施加到与其耦接的通道的源极端。

附加地或另选地，如本文所用，通道元件组是在同一通道周围或围绕同一通道形成或设置的多个或一系列偏置元件。包括在给定通道周围或围绕给定通道设置或形成的偏置元件的给定通道和给定通道元件组被称为耦接到彼此和/或彼此相关联。此外，属于同一通道元件组的偏置元件被称为耦接到彼此。

对于至少一些示例性配置，通道元件组的偏置元件包括多个存储器单元、至少一个sgd晶体管和至少一个sgs晶体管。在具体示例性配置中，通道元件组还可包括一个或多个虚设单元。

通道元件组围绕其相关联的通道在z方向上延伸。与通道类似，通道元件组各自包括相应的漏极端(或漏极侧)和源极端(或源极侧)。通道在z方向上从其漏极端到其源极端朝基板延伸。

通道元件组的漏极端电耦接到其相关联的通道的漏极端。因此，位线电连接或耦接到通道和相关联的通道元件组的漏极端。位线被配置为将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到位线所耦接的通道和相关联的通道元件组的漏极端。换句话讲，位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)是位线生成并施加到位线电连接或耦接的通道的漏极端(或漏极侧)和/或通道元件组的漏极端(或漏极侧)的电压。在至少一些存储器操作期间，位线可通过将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到位线电连接或耦接的一个或多个通道的一个或多个漏极端和/或一个或多个通道元件组的一个或多个漏极端，来将一个或多个偏置元件的一个或多个漏极端子偏置。换句话讲，在存储器操作期间，位线利用位线所耦接的一个或多个通道的漏极端和/或一个或多个通道元件组的漏极端来利用位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)将一个或多个偏置元件的一个或多个漏极端子偏置。

相似地，通道元件组的源极端电耦接到其相关联的通道的源极端。因此，源极线电连接或耦接到通道和相关联的通道元件组的源极端。源极线被配置为将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到源极线所耦接的通道和相关联的通道元件组的源极端。换句话讲，源极线电压(或源极电压、源极侧通道电压或源极侧电压)是源极线生成并施加到源极线电连接或耦接的通道的源极端(或源极侧)和/或通道元件组的源极端(或源极侧)的电压。在至少一些存储器操作期间，源极线可通过将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到源极线电连接或耦接的一个或多个通道的一个或多个源极端和/或一个或多个通道元件组的一个或多个源极端，来将一个或多个偏置元件的一个或多个源极端子偏置。换句话讲，在存储器操作期间，源极线利用源极线所耦接的一个或多个通道的源极端和/或一个或多个通道元件组的源极端来利用源极线电压(或源极电压、源极侧通道电压或源极侧电压)将一个或多个偏置元件的一个或多个源极端子偏置。

此外，通道元件组的偏置元件在同一通道周围或围绕同一通道沿z方向延伸。通道元件组的每个偏置元件设置成与块的多个控制栅极层中的一个共面。就这一点而言，块的每个控制栅极层被配置为将通道元件组的多个偏置元件中相应的一个的控制栅极偏置。

此外，对于至少一些示例性配置，块的通道元件组可具有相同数量的偏置元件，偏置元件类型的相同组合，以及每个偏置元件类型的相同数量的偏置元件。附加地或另选地，在z方向上远离基板延伸的相应偏置元件类型的偏置元件的偏置元件顺序在块的通道元件组之间是相同的。至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的通道元件组的偏置元件的偏置元件顺序包括：一个或多个sgs晶体管，然后是一个或多个源极侧虚设单元，然后是多个存储器单元，然后是一个或多个漏极侧虚设单元，然后是一个或多个sgd晶体管。其他偏置元件顺序可以是可能的。

控制栅极层的控制栅极层顺序及其相应类型可匹配或对应于块的偏置元件顺序。因此，至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的块的多个控制栅极层的控制栅极层顺序包括：一个或多个sgs层，然后是一个或多个源极侧虚设子线层，然后是多个字线层，然后是一个或多个漏极侧虚设子线层，然后是一个或多个sgd层。

在图1中的存储器100的示例性配置中，用于通道元件组的偏置元件的数量及其相应偏置元件类型以及对应的控制栅极层的数量是非限制性的，并且出于举例说明的目的，仅仅是示例性的。任何偏置元件类型的偏置元件的其他数量，或不包括某些偏置元件类型的偏置元件，或包括除图1中示出的那些之外的偏置元件类型的一个或多个偏置元件的其他配置也可为可能的。

通常，存储器单元的某些集合被配置为存储相同数量的位。例如，属于同一字线单元组、属于同一块或属于同一存储器单元结构的存储器单元被配置为存储相同数量的位。在这种情况下，给定集合的存储器单元(例如，同一字线单元组、同一块、同一存储器单元结构等的存储器单元)基于每单元位数来存储数据。给定集合的每个存储器单元为存储相同数量的每单元位。

此外，存储器单元结构(包括存储器单元结构的块和字线单元组)可将数据存储为页面。在本文中，页面是存储器单元的单个字线单元组存储的单个数据单元。单个字线单元组存储的页面的数量取决于该单个字线单元组的存储器单元被配置为存储的每单元位数。例如，slc单元的字线单元组被配置为存储单个页面或一个页面的数据；被配置为存储每单元两位的mlc单元的字线单元组被配置为存储两个页面的数据；并且被配置为存储每单元三位的mlc单元的字线单元组被配置为存储三个页面的数据。

此外，存储器单元结构可根据一个或多个存储方案来存储数据。如本文所用，存储方案是包括预定义的一组动作和存储器系统实施以存储数据的预定义的一组参数的总体计划。用于特定集合的存储器单元的给定存储方案可识别或限定该特定集合的存储器单元被配置为存储的每单元位数。存储器系统的部件(包括给定存储器管芯上的电路部件)被配置为根据给定存储方案对该特定集合执行存储器操作，以便将数据编程到该特定集合的存储器单元中和/或从该特定集合的存储器单元中读取数据。

不同存储器技术的存储器单元可根据不同存储方案来存储数据。此外，同一存储器技术的存储器单元可根据不同存储方案来存储数据。例如，具有同一存储器技术但位于不同存储器系统中，或在同一存储器系统中但在不同存储器管芯中，或在同一存储器管芯的不同块或平面中，或甚至同一块的不同字线层或不同字线单元组中的存储器单元可至少相对于不同存储器单元被配置为存储的每单元位数来存储数据。

至少对于nand存储器技术，nand存储器单元可被配置为根据多个不同存储方案中的一个来存储数据，其中每个存储方案与不同的每单元位数相关联或识别不同的每单元位数。在至少一些示例性配置中，一些nand存储器单元可根据一个存储方案存储数据，而其他nand存储器单元根据不同的存储方案存储数据。因此，位于不同存储器系统中，或在同一存储器系统中但在不同的管芯、平面、块、字线层或字线单元组中的两个不同的nand存储器单元集合可根据不同的存储方案来存储不同的每单元位数。为了举例说明，一个nand存储器单元集合可被配置为slc单元，并且另一个nand存储器单元集合可被配置为mlc单元。

此外，同一存储器单元(或同一存储器单元集合)可被配置为根据不同的存储方案在不同时间存储不同的每单元位数。为了举例说明，在一个示例中，可将存储器单元配置为在一个时间点为slc单元，然后将其重新配置为在稍后的时间点为mlc单元。又如，可将存储器单元配置为在一个时间点为mlc单元，然后将其重新配置为在稍后的时间点为slc单元。又如，存储单元可被配置为在一个时间点为存储第一数量的每单元位的mlc单元，然后被重新配置为在稍后的时间点存储第二数量的每单元位的mlc单元，其中第一数量和第二数量彼此不同，其中第一数量小于或大于第二数量。

此外，存储器单元通过将相关联的存储参数(另选地或换句话讲称为特性、属性或特征)设置为某个水平、值、量值或状态来存储数据。相关联的参数是可调节的或可变的，并且可通过在某些存储器操作期间并根据某些存储方案在某些时间将耦接到存储单元的控制线以一定水平偏置来控制。在限定一组数据值的一个存储方案内，存储器单元可以通过将其存储参数设置为某个水平、值、量值或状态，或者在水平、值、量值或状态的预定范围内，来以数据值中的某个值存储数据。存储器单元处于或设置的水平、值、量值或状态对应于存储器单元正在存储的集合的数据值。此外，存储器单元可被配置为存储不同的值，或将正在存储的数据的数据值从一个数据值更改为另一个数据值，具体是通过将存储参数更改或调节为不同的水平、值、量值或状态。

存储器单元存储数据所需的存储参数取决于存储器技术，并且可以在不同的存储器技术之间变化。对于nand技术，存储参数为阈值电压。至少相对于nand存储器单元，存储器单元的阈值电压是施加到存储器单元的控制栅极的电压，在该电压下存储器单元变为导电。阈值电压的水平(或者称为值或量值)取决于存储器单元正在存储或捕获的电荷的量或与该量成比例。存储器单元正在存储的电荷越多，其阈值电压就越高，并且存储器单元正在存储的电荷越少，其阈值电压就越低。因此，通过将存储器单元的阈值电压设定为特定水平来设定存储器单元正在存储的数据值，并且通过将阈值电压改变为不同的水平或在不同的水平范围内来调节或改变数据值。

此外，对于nand技术，存储器单元通过配置在各存储器状态中来存储数据。如本文所用，存储器状态是标识存储器单元正在存储、可存储或预期将存储的数据的数据值的标识符。存储方案识别或定义可用来配置存储器单元的相关联的多个或一组存储器状态。每个存储器状态标识由存储方案识别或定义的多个数据值中的一个数据值，对应于该数据值和/或与该数据值相关联。因此，被配置为给定存储器状态的存储器单元正在存储对应于该给定存储器状态的数据值。存储器单元可通过被配置成不同的存储器状态来存储不同的数据值。

对于给定的存储方案，存储器状态包括擦除状态以及一个或多个编程状态。擦除状态是当存储器单元在被擦除时配置的存储器状态。对于至少一些示例性配置，擦除状态是存储器单元集合中的全部存储器在用以对该集合中的至少一些存储器单元进行编程的编程操作开始时所述的存储器状态。编程状态是存储器单元在经受编程操作时所处的存储器状态。在给定时间点，存储器单元可处于擦除状态或处于编程状态中的一个。

此外，对于给定的存储方案，每个存储器状态具有相关联的阈值电压水平范围，对应于该范围，或与该范围相关联，其中每个范围由上限阈值电压水平和下限阈值电压水平界定。换句话讲，给定的存储方案可定义多个不重叠的阈值电压范围，其中每个范围与由给定存储方案定义或识别的多个存储器状态中的相应一个相关联或对应。继而，每个范围具有数据值中的相应一个，对应于该相应一个，或与该相应一个相关联。这样，存储方案在阈值电压范围、存储器状态和数据值之间建立了一一对应关系。根据该一一对应关系来对存储器单元进行编程和读取。即，配置有在给定阈值电压范围内的阈值电压水平的存储器单元被配置为与该给定阈值电压范围相关联的存储器状态，继而存储具有与该给定阈值电压范围和对应存储器状态相关联的数据值的数据。

对于具体实施方案，擦除状态与最低阈值电压范围相关联。编程状态与从与擦除状态相关联的范围起连续或顺序地更高的阈值电压范围相关联。

此外，作为非限制性示例，存储方案可以各种方式中的任何一种来标记或命名存储器状态，包括以字母、数字或字母数字方式。在具体示例性配置中，擦除状态被称为擦除状态，并且通过将字母表中的排序较靠后的字母或较大的数字与较高阈值电压范围相关联，来利用字母、数字或它们的组合对编程状态进行命名。例如，存储器状态c与比存储器状态a高的阈值电压范围相关联，并且存储器状态8与比存储器状态1高的阈值电压范围相关联。各种标记或命名存储器状态的方法是可能的。

此外，存储器状态相对于彼此可被称为较高存储器状态和较低存储器状态。第一存储器状态是比第二存储器状态更高的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更高的阈值电压范围相关联。此外，第一存储器状态是比第二存储器状态更低的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更低的阈值电压范围相关联。

此外，数据值与存储器状态和/或阈值电压范围对应的方式可以变化，并且在具体的实施方案中，数据值对应于或分配给存储器状态和/或阈值电压范围的方式可取决于特定码方案，诸如格雷码方案。

在具体实施中，编程到相同存储器状态中的存储器单元集合可具有作为编程的结果的相关联阈值电压集合。阈值电压可被表示为阈值电压概率分布，或仅被表示为根据阈值电压的集合中存储器单元的数量的阈值分布。

给定存储方案可具有模型、参考、理想或目标阈值电压分布，该阈值电压分布可以是例如针对由给定存储方案限定的存储器状态和相关联阈值电压范围中的每一者的连续概率分布的形式，诸如高斯分布。模型阈值电压分布可表示用于被编程为具有相同存储器状态的存储器单元集合的理想阈值电压分布的模型。模型阈值电压分布的下尾和上尾可与与每个模型阈值电压分布相关联的范围的上限阈值电压电平和下限阈值电压电平一致或对应。

此外，如本文所述的存储器可包括功率控制电路，该功率控制电路被配置为生成控制线路电压(包括电压脉冲)并将其提供给存储器单元结构的控制线。控制线电压包括提供给控制栅极层的控制栅极线电压、提供给位线的位线电压，以及提供给供给管线的供电电压。控制栅极线电压包括提供给字线的字线电压、提供给sgd线的漏极选择栅极线电压(sgd线电压)，以及提供给sgs线的源极选择栅极线电压(sgs线电压)。功率控制电路还可被配置为生成和/或提供除控制线电压之外的电压，包括可提供给存储器单元结构、读取/写入电路、感测块和/或存储器管芯404上的其他电路部件的其他电压。

功率控制电路可包括各种电路拓扑结构或电路配置中的任一种，以生成和/或提供适当水平下的电压，从而执行存储器操作(包括读取、编程/写入、感测、验证和擦除操作)，诸如驱动器电路、电流源、电荷泵、参考电压生成器、调节器和脉冲生成电路，或者它们的各种组合中的任一种。用于产生电压的其他类型的电路可为可能的。此外，功率控制电路可与控制逻辑电路、读取/写入电路和/或感测块通信和/或由其控制，以便以适当的水平并且在适当的时间提供电压以执行存储操作。

在读取操作期间，功率控制电路可在读取阈值电压水平vr下偏置字线，以便读取存储器单元正在存储的数据的数据值。给定存储器状态的阈值电压水平vr对于不同操作条件(包括不同处理条件、不同编程/擦除循环、不同保持时间、不同温度、不同干扰条件或它们的组合)可具有不同最佳值。对于给定存储方案，存储器系统在控制器侧和/或在存储器管芯侧处可保持数据结构，诸如表，该数据结构识别功率控制电路用来在读取操作期间偏置字线的一组或多组读取阈值水平。数据结构可包括多组读取阈值水平；每个读取阈值水平对应于存储器管芯404的不同区域。

存储器系统400可被配置为执行读取阈值校准过程，该读取阈值校准过程将数据结构中维持的一组或多组读取阈值水平更新或修改为对应于操作条件的变化的更佳值。在本文所述的各种实施方案中，存储器系统400执行的读取阈值校准过程可以基于由从存储器管芯404读取的数据确定的误码率(ber)。从存储器管芯404读取以执行校准的数据可响应于主机读取请求来执行。附加地或另选地，校准可以是连续过程，诸如在接收到主机读取请求时连续执行的过程，而不是例如由特定度量诸如编程/擦除循环计数触发的离散后台过程。另外，校准过程可利用读取/写入电路基于页面(例如，下、中、上)来读取数据的方式，以便确定跨阈值电压分布曲线在其上延伸的阈值电压范围的电压仓以及那些仓的ber。基于所确定的ber，存储器系统400可确定在哪个方向上偏移读取电压水平(增加或减少)，以及使读取电压水平偏移多少。

更详细地，读取/写入电路可执行读取操作以从存储器管芯404读取一页或多页数据。为此，读取/写入电路可根据页面类型以阶段序列执行读取操作。例如，为了从被配置为每单元存储两位的mlc单元的页面读取数据，读取/写入电路可在第一阶段中首先读取下页，并且然后在第二阶段中读取上页。又如，为了从被配置为每单元存储三位的mlc单元的页面读取数据，读取/写入电路可首先在第一阶段中读取下页，然后在第二阶段中读取中页，并且然后在第三阶段中读取上页。

为了读取给定页面，耦接到存储页面的存储器单元的感测块的感测电路执行预定数量的感测操作，每个感测操作使耦接到存储器单元的字线以读取阈值电压水平vr中的相关联的读取阈值电压水平偏置。对于slc存储方案，功率控制电路用与编程状态a相关联的阈值电压vra偏置字线，并且感测电路执行单个感测操作。响应于感测操作，感测电路将处于擦除状态er的那些slc单元识别为存储逻辑1值，并且将处于存储器状态a的那些slc单元识别为存储逻辑0值。擦除验证可使用本文所述的字线充电方法。

对于mlc存储方案，为了读取给定页面，耦接到存储该页面的存储器单元的感测电路执行多个感测操作，诸如两个、三个或四个感测操作，每个感测操作使字线以读取阈值电压水平vr中的不同读取阈值电压水平偏置。所应用的读取阈值水平vr取决于mlc单元每单元正在存储多少位、正在读取哪个页面以及正在执行第几个感测操作。在一个示例性每单元三位mlc存储方案中，为了读取下页，感测电路执行两个感测操作，包括第一感测操作和第二感测操作，在第一感测操作中，使字线以与存储器状态a相关联的读取阈值水平vr偏置，在第二感测操作中，使字线以与存储器状态e相关联的读取阈值水平vre偏置。在第一感测操作和第二感测操作期间施加读取阈值电压水平vra和vre。

预期将前面的详细描述理解为本发明可以采用的选定形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的本发明的范围。最后，应当指出的是，本文所述的任何优选实施方案的任何方面均可单独使用或彼此组合使用。