在存储器设备中的编程恢复期间抑制编程干扰的制作方法

背景技术：

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3d)堆叠的存储器结构中，或者被水平布置在二维(2d)存储器结构中。3d存储器结构的一个示例是位成本可扩展(bics)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被串联布置成nand串(例如，nand链)，例如，其中选择栅极晶体管设置在nand串的末端以选择性地将nand串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1a是示例存储器设备的框图。

图1b描绘了图1a的温度感测电路116的示例。

图2是示出图1a的感测块51的一个实施方案的框图。

图3描绘了图1a的用于将电压提供给存储器单元的块的功率控制模块115的示例具体实施。

图4是存储器设备500的透视图，该存储器设备包括图1a的存储器结构126的示例性3d配置中的一组块。

图5描绘了示例晶体管520。

图6a描绘了图4的blk0的一部分的示例性截面视图，其包括nand串700n和710n。

图6b描绘了图6a的堆叠的区622的近距离视图。

图7描绘了与图4和图6a一致的块blk0中的nand串的示例性视图。

图8a描绘了与图6a一致的存储器单元的块blk0的一部分的示例性剖视图。

图8b描绘了图8a的块blk0的该部分的示例性顶视图。

图8c分别描绘了图8b中的行r3和r4的示例性nand串859和860，示出了导致wl4的存储器单元893的编程干扰的电子的移动。

图8d对于sgs晶体管886的不同vth电平描绘了读取误差数量与vsgs的曲线图。

图9a描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态而引起的编程干扰而导致的图8b的子块sb0的行1和3中的er状态存储器单元的vth分布的曲线图。

图9b描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态并将行3的存储器单元编程为g状态而引起的编程干扰而导致的图8b的子块sb0的行1和4中的er状态存储器单元的vth分布的曲线图。

图9c描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态并将行3和4的存储器单元编程为g状态而引起的编程干扰而导致的图8b的子块sb0的行1中的er状态存储器单元的vth分布的曲线图。

图9d描绘了与图9a中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。

图9e描绘了与图9b中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。

图9f描绘了与图9c中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。

图10a描绘了一组具有每单元三位和八个数据状态的存储器单元的示例性vth分布。

图10b描绘了sgs选择栅极晶体管的示例性vth分布。

图11a描绘了与图10a一致的编程操作中使用的示例性电压信号。

图11b描绘了在图11a的不同编程循环中使用的验证电压的示例。

图12a描绘了编程操作中示例性编程循环的流程图。

图12b描绘了用于执行图12a的步骤1201的预充电阶段的示例过程的流程图。

图12c描绘了用于执行图12a的步骤1202的编程阶段的示例过程的流程图。

图12d描绘了用于执行图12a的步骤1203的恢复阶段的第一示例过程的流程图。

图12e描绘了用于执行图12a的步骤1203的恢复阶段的第二示例过程的流程图。

图12f描绘了用于执行图12a的步骤1203的恢复阶段的第三示例过程的流程图。

图12g描绘了用于执行图12a的步骤1203的恢复阶段的第四示例过程的流程图。

图12h描绘了用于执行图12a的步骤1204的验证阶段的示例过程的流程图。

图13a-图13h描绘了可在编程操作中使用的电压信号的示例，其与图12a-图12h一致。

图13a描绘了施加到选定字线wln的电压。

图13b描绘了施加到wln的漏极侧字线的电压。

图13c描绘了施加到wln的源极侧字线的电压。

图13d描绘了施加到被编程nand串的位线的电压。

图13e描绘了施加到被抑制nand串的位线的电压。

图13f描绘了施加到选定子块的sgd晶体管的电压。

图13g描绘了施加到未选定子块的sgd晶体管和施加到sgs晶体管的电压。

图13h描绘了施加到源极线的电压。

图14a描绘了作为vwln从vpgm转变到vcc的斜降时间的函数的er状态存储器单元的vth上尾的曲线图。

图14b描绘了作为vwlunsel从vprogrampass转变到vrecovery的斜降时间的函数的er状态存储器单元的vth上尾的曲线图。

图15a针对未选定字线的vrecovery的不同值描绘了er状态存储器单元的vth上尾与wln的曲线图。

图15b针对不同字线描绘了er状态存储器单元的vth上尾与vrecovery的曲线图。

图16a描绘了作为wln位置的函数的编程干扰对抗措施的强度的曲线图。

图16b描绘了作为vpgm、编程循环(pl)数量、p-e循环和温度的函数的编程干扰对抗措施的强度的曲线图。

具体实施方式

本文描述了用于在编程循环的恢复阶段期间减小存储器设备中的编程干扰的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的nand串中。每个nand串包括：一个或多个漏极端选择栅极晶体管(称为sgd晶体管)之间串联连接的多个存储器单元，其位于nand串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为sgs晶体管)，其位于nand串或其他存储器串或连接的存储器单元组的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3d存储器结构中，存储器单元可被布置以叠堆的垂直nand串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个nand串可具有与字线相交以形成存储器单元的柱的形状。在2d存储器结构中，存储器单元可布置在基板上的水平nand串中。

在擦除操作中擦除一块存储器单元之后，可以进行编程。在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可从块的源极侧的字线开始，并前进到块的漏极侧的字线，一次一条字线。编程操作可包括一组或多组增加编程电压或脉冲，在相应的编程循环或编程-验证迭代中将该一组或多组增加编程电压或脉冲施加到字线，诸如图11a和图11b中所描绘的那样。可在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

编程循环可包括预充电阶段、编程阶段、恢复阶段和验证阶段，如图13a-图13h所示。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除(er)状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种编程数据状态，该三种编程数据状态被称为a数据状态、b数据状态和c数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种编程数据状态，该七种编程数据状态被称为a数据状态、b数据状态、c数据状态、d数据状态、e数据状态、f数据状态和g数据状态(参见图10a)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态s0和十五种编程数据状态s1-s15。每个数据状态可以由存储器单元中的一系列阈值电压(vth)表示。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。此外，在读取操作期间，未选定字线的电压斜升至读取通过电平或导通电平，该读取通过电平或导通电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。正被编程或读取的字线被称为选定字线wln。

然而，编程干扰可发生在编程循环的恢复阶段中。具体地讲，当选定字线和未选定字线以及源极线的电压斜降时，在被抑制nand串中可发生源极侧注入(ssi)类型的编程干扰。一种方法是增大恢复阶段的持续时间。然而，这增大总体编程时间。

本文提供的技术通过减小ssi编程干扰和改进写入性能来解决上述和其他问题。在一种方法中，在编程干扰的风险较大时增大恢复阶段的持续时间。风险可基于诸如温度、wln位置、编程-擦除(p-e)循环的数量以及编程脉冲幅度或编程循环数量的因素。在另一方法中，通过与源极侧字线的电压相比提供漏极侧字线的电压的早期斜降来降低编程干扰的风险。在另一方法中，通过与sgd电压的斜降相比提供被抑制nand串的位线电压的早期斜降来降低编程干扰的风险。在另一方法中，通过与漏极侧字线的恢复电压相比为源极侧字线设置更低的恢复电压来降低编程干扰的风险。上述方法可单独使用或组合使用。

这些和其他特征将在下文进一步讨论。

图1a是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108或芯片包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2d存储器结构或3d存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3d阵列。存储器结构可包括单体3d存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机、片上地址解码器114、功率控制模块115(功率控制电路)、温度感测电路116、编程循环(pl)和vpgm跟踪电路117、p-e循环跟踪电路119和比较电路125。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块115控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、sgs和sgd晶体管和源极线的驱动器。还参见图3。在一种方法中，感测块可包括位线驱动器。温度感测电路116可在编程操作时检测存储器设备的温度，例如以供比较电路使用。编程循环和vpgm跟踪电路117可检测当前编程循环数量和vpgm何时达到阈值。p-e循环跟踪电路119可跟踪由块或其他组的存储器单元随时间累积的多个p-e循环。

比较电路125可存储温度阈值(temp_th)、编程电压阈值(vpgm_th)、编程循环数量阈值(pl_th)、p-e循环阈值(p-e_th)和字线位置阈值(wln_th)，并且将这些阈值与当前温度、编程电压、编程循环数量进行比较。p-e循环和字线位置分别用于确定ssi类型的程序干扰的风险和对应的对抗措施。比较电路可从电路116接收当前温度、从电路117接收当前编程电压和编程循环数量，从电路119接收p-e循环的当前数量并且从状态机112接收当前字线位置，并且对编程干扰对抗措施的强度或者是否使用编程干扰对抗措施做出判定，与图16a和图16b一致。

温度感测电路的示例性具体实施参见图ib。温度感测电路、编程循环和vpgm跟踪电路、p-e循环跟踪电路和比较电路可包括用于执行本文所述过程的硬件、软件和/或固件。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块115、温度感测电路116、编程循环和vpgm跟踪电路117、p-e循环跟踪电路119、比较电路125、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122e、存储设备(存储器)诸如rom122a和ram122b、以及纠错码(ecc)引擎245。ecc引擎可以纠正许多读取错误。ram122b可以是dram，其包括用于未提交数据的存储位置122c。在编程期间，待编程的数据的副本被存储在存储位置122c中，直到编程成功完成。响应于成功完成，数据从存储位置被擦除并且被提交或释放到存储器单元块。存储位置122c可存储一个或多条字线的数据。

还可以提供存储器接口122d。与rom、ram和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存i/o等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122e从rom122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到ram122b中。一旦控制代码被加载到ram中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除nand闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可以被认为是eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻随机存取存储器(“mram”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以nand配置或nor配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施方案中，reram设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand串是包括存储器单元和sg晶体管的一组串联连接的晶体管的示例。

nand存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如nor存储器阵列。nand存储器配置和nor存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2d存储器结构或3d存储器结构。

在2d存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3d存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3d存储器结构可被垂直地布置为多个2d存储器设备级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2d配置布置，从而导致存储器元件的3d布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3d存储器阵列。

以非限制性示例的方式，在3dnand存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成nand串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直nand串。可以设想其他3d配置，其中一些nand串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3d存储器阵列还可以被设计为处于nor配置和处于reram配置。

通常，在单体3d存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3d存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3d存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2d阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3d存储器阵列。此外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2d示例性结构和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图1b描绘了图1a的温度感测电路116的示例。该电路包括pmosfet131a、131b和134、双极型晶体管133a和133b，以及电阻器r1、r2和r3。i1、i2和i3表示电流。voutput为提供给模数(adc)转换器129的基于温度的输出电压。vbg为与温度无关的电压。电压电平生成电路135使用vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。

adc将voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(vtemp)输出至处理器122e。这是指示存储器设备的温度的数据。在一种方法中，rom熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器设备中的基于温度的参数，诸如通过利用比较电路来设置。

通过在晶体管131b两端加上基极-发射极电压(vbe)和电阻器r2两端的电压降来获得vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子n)。pmos晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流i1和i2基本相等。得出vbg＝vbe+r2×i2且i1＝ve/r1，因此i2＝ve/r1。因此，vbg＝vbe+r2×ktln(n)/r1×q，其中t为温度，k为玻尔兹曼常数，并且q为电荷的单位。晶体管134的源极连接至供电电压vdd，并且晶体管的漏极和电阻器r3之间的节点是输出电压voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。

图2是描绘图1的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/nand串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。

作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。

感测电路可以包括vbl选择器173、感测节点171、比较电路175和跳闸锁存器174。在施加编程电压期间，vbl选择器173可以将vbl_inh(例如，2v)传输到与被禁止编程的存储器单元连接的位线，或者将0v传输到与当前编程循环中编程的存储器单元连接的位线。通过将晶体管的控制栅极电压设置得足够高(例如，高于从vbl选择器传输的vbl)，晶体管55(例如，nmos)可被配置作为传输来自vbl选择器173的vbl的传输栅极。例如，选择器56可以将电源电压vdd(例如3v-4v)传输到晶体管55的控制栅极。

在诸如读取的感测操作和验证操作期间，晶体管55基于选择器56传输的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其vth(例如，1v)。例如，如果由选择器56传输vbl+vth，则位线电压将为vbl。这假设源极线为0v。晶体管55根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传输栅极。vbl选择器173可以传输诸如vdd的相对较高电压，其高于晶体管55上的控制栅极电压以提供源极跟随器模式。在感测期间，晶体管55因此对位线充电。

在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制，以传输vbl或vdd。每个感测电路的vbl选择器173也可独立于其他感测电路的vbl选择器来进行控制。

在感测期间，感测节点171被充电直到初始电压，诸如3v。然后，感测节点经由晶体管55连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。比较电路175用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节点电压衰减到低于跳闸电压vtrip，则存储器单元处于导电状态并且其vth等于或低于验证信号的电压。如果感测节点电压未衰减到低于vtrip，则存储器单元处于非导电状态并且其vth高于验证信号的电压。感测电路60包括由比较电路175基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器174。跳闸锁存器中的数据可以是由处理器192读取的位。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的i/o接口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括单独锁存器ldl、mdl和udl。在一些情况下，可以使用不同数量的数据锁存器。在每单元三位的实施方案中，ldl存储用于下页数据的位，mdl存储用于中间页数据的位，并且udl存储用于上页数据的位。

处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的表示要编程到存储器中的写入数据的数据位。i/o接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，要编程的数据(写入数据)存储在来自数据总线120的数据锁存器组194-197中。

在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。

每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，ldl锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，ldl锁存器被翻转(例如，从0到1)。对于每单元三位，当分别将中间或上页位存储在相关联的存储器单元中时，翻转mdl或udl锁存器。这在相关联的存储器单元完成编程时发生。

图3描绘了图1a的用于将电压提供给存储器单元的块的功率控制模块115的示例具体实施。在该示例中，存储器结构126包括四个相关块blk_0至blk_3的组410，以及四个相关块blk_4至blk_7的另一组411。块可以在一个或多个平面中。图1a的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线412连接到传输晶体管组413、414、415和416的组，其进而分别连接到blk_4、blk_5、blk_6和blk_7的控制栅极线。控制栅极线417连接到传输晶体管组418、419、420和421的组，其进而分别连接到blk_0、blk_1、blk_2和blk_3的控制栅极线。

通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传递到开关450。

在图6a中，电压驱动器可以包括：选定数据字线(wl)驱动器447，其在编程或读取操作期间选定的数据字线上提供电压；未选定数据字线的驱动器448和448a；以及虚设字线驱动器449和449a，其分别在虚设字线wldd和wlds上提供电压。例如，驱动器448可用于将电压施加到图13b中的漏极侧未选定字线，并且驱动器448a可用于将电压施加到图13c中的源极侧未选定字线。

电压驱动器还可包括用于每个子块的单独sgd驱动器。例如，诸如在图7中，可分别为sb0、sb1、sb2和sb3提供sgd驱动器446、446a、446b和446c。在一个选项中，sgs驱动器445对于块中的不同子块是公共的。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

阱电压驱动器430经由控制线432向基板中的阱区611b(图6a)提供电压vsl。阱电压驱动器430是源极线驱动器的一个示例，其中阱区611b是源极线，例如，连接到nand串的源极端的导电路径。在一种方法中，阱区61la对于块是共同的。块也共享一组位线442。位线电压驱动器440向位线提供电压。在诸如图4至图8b中示出的堆叠存储器设备中，多组连接的存储器单元可以被布置在nand串中，该nand串从基板垂直向上延伸。在一种方法中，每个nand串的底部(或源极端)与基板例如阱区接触，并且每个nand串的顶端(或漏极端)连接到相应的位线。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3d配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块blk0、blk1、blk2和blk3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或sgd线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图5描绘了示例晶体管520。晶体管包括控制栅极cg、漏极d、源极s和沟道ch，并且例如可以表示存储器单元或选择栅极晶体管。晶体管的漏极端任选地经由nand串中的一个或多个其他晶体管连接到位线bl，并且晶体管的源极端任选地经由nand串中的一个或多个其他晶体管连接到源极线sl。

图6a描绘了图4的blk0的一部分的示例性截面视图，其包括nand串700n和710n。在该示例中，nand串700n和71on在不同的子块中。该块包括交替的导电层(字线层)和介电层的叠堆610。这些层可以是矩形板，其具有z方向上的高度、y方向上的宽度和x方向上的长度。

该堆叠被描绘为包括一层但可以可选地包括一层或多层交替的导电层和介电层。堆叠包括一组交替的导电和介电层，其中在制造过程中形成存储器孔。

导电层包括sgs、wlds、wl0-wl95、wldd和sgd(0)。wlds和wldd是连接到虚设存储器单元的虚设字线或导电层，其不具有存储用户数据的资格。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。一个或多个虚设存储器单元可设置在

存储器单元的nand串的漏极端和/或源极端处，以提供沟道电压梯度的逐渐过渡。wl0-wl95是连接到数据存储器单元的数据字线，其有资格存储用户数据。仅作为示例，堆叠包括九十六个数据字线。dl是示例性介电层。

描绘了堆叠的顶部653和底部650。wl95是最顶部的数据字线或导电层，并且wl0是最底部的数据字线或导电层。

nand串各自包括存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。例如，在图6b中更详细地示出了堆叠的区622。

堆叠在基板611上形成。在一种方法中，阱区611a(也参见图3)是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。在一个可能的实现方式中，n型阱区61la继而在p型阱区611b中形成，该p型阱区继而在n型阱区611c中形成，该n型阱区继而在p型半导体基板611d中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享，并且形成向块中每个nand串的源极端提供电压的源极线sl。

nand串700n在叠堆610的底部616b处具有源极端613，并且在叠堆的顶部616a处具有漏极端615。金属填充的狭缝可以跨叠堆周期性地提供，作为延伸穿过叠堆的局部互连件，诸如以将源极线连接到叠堆上方的线。参见图8a和图8b。狭缝可以在形成字线期间使用，并且随后用金属填充。通孔可以在一端处连接到nand串的漏极端，而在另一端处连接到位线。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括sgs、wl和sgd层，并且向上延伸到到电压驱动器的水平路径。

图6b描绘了图6a的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。分别描绘了连接到sgd(0)的sgd晶体管716，连接到wldd的虚设存储器单元715和连接到wl93-wl95的数据存储器单元712-714。

可以沿着存储器孔629的侧壁(sw)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘获层664或膜，诸如氮化硅(si3n4)或其他氮化物、隧道层665(例如，栅极氧化物)、沟道660(例如，包括多晶硅)和电介质核心666(例如，包括二氧化硅)。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成nand串的柱状有源区域(aa)。

每个nand串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，沟道700a、710a、720a和730a分别在nand串700n、710n、720n和730n中从每个nand串的源极端到漏极端连续延伸。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

nand串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，nand串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的vth与存储的电荷量成比例地增加。参见图6c至图6f。在擦除操作期间，电子返回到沟道。

虽然以上示例涉及具有垂直延伸的nand串的3d存储器设备，但是本文提供的技术也适用于其中nand串在基板上水平延伸的2d存储器设备。2d和3dnand串都可以具有带有晶界陷阱的多晶硅沟道。而且，这些技术也可以应用于具有其他沟道材料的存储器设备。

应当注意，本文描述的用于使用状态机来实现不同模式的技术与包括图4至图8b的3d存储器设备和2d存储器设备的各种类型的存储器设备兼容。

图7描绘了块blk0中的nand串的示例性视图，其与图4和图6a一致。nand串以3d配置布置在块的子块中。每个子块包括多个nand串，其中描绘了一个示例nand串。例如，sb0、sb1、sb2和sb3分别包括示例nand串700n、710n、720n和730n。nand串具有与图6a一致的数据字线、虚设字线和选择栅极线。每个子块包括一组nand串，该组nand串在x方向上延伸并且具有公共sgd线或控制线层。nand串700n、710n、720n和730n分别位于子块sb0、sb1、sb2和sb3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在sb0、sb1、sb2和sb2中对wl0编程，然后在sb0、sb1、sb2和sb2中对wl1编程，依此类推。例如，字线编程顺序可以从wl0(源极端字线)开始，并且在wl95(漏极端字线)结束。

nand串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。附加地，nand串700n包括sgs晶体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元715和sgd晶体管716。nand串710n包括sgs晶体管721、虚设存储器单元722、数据存储器单元723-734、虚设存储器单元735和sgd晶体管736。nand串720n包括sgs晶体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元755和sgd晶体管756。nand串730n包括sgs晶体管761、虚设存储器单元762、数据存储器单元763-774、虚设存储器单元775和sgd晶体管776。

该示例描绘了每个nand串的漏极端处的一个sgd晶体管，以及每个nand串的源极端处的一个sgs晶体管。在一种方法中，sb0、sb1、sb2和sb3中的sgd晶体管可以分别由单独的控制线sgd(0)、sgd(1)、sgd(2)和sgd(3)驱动。在另一种方法中，可以在nand串中提供多个sgd和/或sgs晶体管。

图8a描绘了与图6a一致的存储器单元的块blk0的一部分的示例性剖视图。该块包括竖直地间隔开并由介电层(未示出)隔开的多个控制栅极层。控制栅极层包括数据字线层wl0-wl95、虚设字线层wlds和wldd、以及选择栅极层sgs和sgd。每个层可具有矩形板的形状。另外，分别在每个子块sb0至sb3中提供单独的sgd层sgd(0)-sgd(3)。

该块包括局部互连件(li)851和853。局部互连件可周期性地设置在块中，通常设置在块的边缘处和内部区域中。另外，隔离区852分别在子块sb0和sb1中将sgd(0)和sgd(1)层分开。

局部互连件851可包含被绝缘材料851a环绕的导电材料851b诸如金属，以防止与相邻字线的金属导电。局部互连件在其底部851c处连接到基板的阱区611a(图6a)。基板是源极线的一个示例，例如，连接到nand串的源极端的导电路径。在其他存储器设备架构中，源极线可与基板分开。例如，在阵列下的cmos或阵列架构下的电路中，源极线不再包括基板。

每个虚设字线层和数据字线层延伸跨块的所有子块。局部互连件853仅部分地中断字线层。在一种方法中，每个sgs层也可延伸跨块的所有子块。

图8b描绘了图8a的块blk0的该部分的示例性顶视图。描绘了sgd(0)-sgd(3)的sgd层，连同局部互连件851和853以及隔离区852。每个sgd层具有多个存储器孔或nand串穿过其。每个圆圈表示存储器孔或串的横截面。多个位线bl0至bl31在存储器孔上方延伸，跨叠堆的顶部。每个位线连接到每个子块中的一个nand串，如“x”符号所示。例如，bl31在sb1和sb2中分别连接到nand串860和861。nand串布置成在x方向上延伸的行，并且相邻行交错以改善存储器孔密度。例如，sb0中的nand串被布置成四行r1-r4。r1至r4分别包括示例性nand串857-860。每行八个nand串被描绘为简化示例。实际上，子块在x方向上伸长并且包含数千个nand串。

图8c分别描绘了图8b中的行r3和r4的示例性nand串859和860，示出了导致wl4的存储器单元893的编程干扰的电子的移动。假设nand串860是被编程或选定的nand串(nand_pgm)，并且nand串859是被抑制或未选定的nand串(nand_inh)。另外，假设wl4是正被编程的选定字线，存储器单元880是选定存储器单元，并且存储器单元893是未选定存储器单元。虚线框描绘了存储器单元或选择栅极晶体管。nand串860包括分别连接到wl0-wl4的sgs晶体管886、虚设存储器单元885和数据存储器单元884-880。nand串859包括分别连接到wl0-wl4的sgs晶体管887、虚设存储器单元888和数据存储器单元889-893。

在编程循环的编程恢复阶段期间(参见图13a至图13h中的t4-t10)，电子(由“-”表示)可在被编程nand串的沟道中朝向阱区611a传导。电子可进入被抑制nand串859的沟道，向上朝向wl4移动，并且注入到存储器单元893中，从而导致存储器单元893的ssi干扰。电子通过其正升压电压被吸引到被抑制nand串的沟道。当被编程nand串中连接到wl0-wl3的存储器单元处于擦除状态或其他低数据状态时，促进选定nand串的沟道中的电子从wl4移动到阱区。当存储器单元893处于擦除状态或其他低数据状态，并且wl3的源极侧存储器单元892(wln-1)处于高状态，使得其被弱接通(在导电状态中)时，促进将电子注入到存储器单元893中。在该配置中，在被抑制nand串中，在wln和wln-1之间的沟道中创建高沟道梯度，以及跨wln的存储器单元不同的电势，这有利于ssi编程干扰。

具体地讲，sgs晶体管可在恢复阶段中的不同时间变得暂时导电。一个示例是在vprogrampass到vrecovery转变被禁用的情况下，sgd晶体管和sgs晶体管的均衡期间。vprogrampass到vrecovery转变是指在恢复阶段中未选定字线的电压从编程通过电压减小到更低恢复电压。如果这个转变被禁用，则在恢复阶段中，未选择字线的电压不从编程通过电压减小到更低恢复电压。在另一示例中，当源极线电压vsl例如在恢复阶段中从1v斜降至0v时，sgs晶体管可暂时变为导电的。参见图13h中的t9。此时，sgs晶体管可弱导通(导电)。

ssi编程干扰发生在选定子块中的被抑制nand串中。

为了减少泄漏，阱区611a的部分886a和887a可被掺杂以分别增大sgs晶体管886和887的vth。例如，p型掺杂剂诸如硼可用于将sgs晶体管的vth增大到高于本征电平。也可通过对sgs晶体管进行编程来增大vth。nand串中的沟道可以是外延硅，使得vth非常低并且主要由阱区中的掺杂控制。

图8d对于sgs晶体管886的不同vth电平描绘了读取误差数量与vsgs的曲线图。如所提及的，阱区的掺杂可用于增大sgs晶体管的vth并且有助于减少通过这些晶体管的泄漏。曲线894-897表示由于各种掺杂条件而增大vth电平。曲线合并成曲线898。然而，vth的量值受到限制，并且vsgs裕度可以小于例如1v。例如，当vsl从1v斜降至v时，sgs晶体管的反向偏压可减小到发生泄漏的点，从而允许电子在相邻存储器孔之间移动。

图9a至图9f描绘了来自测试的结果，这些测试展示了子块的不同行中相邻存储器孔之间的泄漏，与图8b中sb0中的行r1至r4一致。如上所述，电子可从一个存储器孔传导至另一存储器孔以导致ssi编程干扰。测试表明，在相邻存储器孔之间(例如，在相邻行中或在一行中)，传导最强。测试还表明，当对于vwlunsel增大斜降时间以从vprogrampass转变到vrecovery时，如通过上尾vth所测量的，er状态存储器单元的干扰减少。图9a-9c示出了使用相对较长斜降时间的结果，图9d-9f示出了使用相对较短斜降时间的结果。与图9d至图9f相比，在图9a至图9c中，上尾vth较低。er状态存储器单元在wl0中，其被随机编程为状态er-g。

图9a描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态而引起的编程干扰而导致的图8b的子块sb0的行1和3中的er状态存储器单元的vth分布的曲线图。曲线900和曲线901分别表示r3和r1的vth，曲线902和曲线903分别表示r2的f状态存储器单元和g状态存储器单元的vth。r4单元处于擦除状态。r1和r3的vth分布大致相似，因为它们均与r2相邻。

图9b描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态并将行3的存储器单元编程为g状态而引起的编程干扰而导致的图8b的子块sb0的行1和4中的er状态存储器单元的vth分布的曲线图。曲线910和911分别表示r4和r1的vth，并且曲线912和913分别表示r2的f状态存储器单元以及r2和r3的g状态存储器单元的vth。r1和r3的vth分布大致相似，因为r1与r2相邻，r4与r3相邻。

图9c描绘了为vwlunsel使用长斜降时间从vprogrampass转变到vrecovery，由于将行2的存储器单元编程为f和g状态并将行3和4的存储器单元编程为g状态而引起的编程干扰而导致的图8b的子块sb0的行1中的er状态存储器单元的vth分布的曲线图。曲线920表示r1的vth，曲线921和922分别表示r2的f状态存储器单元和r2-r4的g状态存储器单元的vth。r1的vth分布类似于曲线901和911的vth分布。这表明在r3和r4(其分别远离r1两行和三行)中存在g状态存储器单元不会导致r1的额外干扰。

图9d描绘了与图9a中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。曲线930和曲线931分别表示r3和r1的vth，曲线932和曲线933分别表示r2的f状态存储器单元和g状态存储器单元的vth。r4单元处于擦除状态。r1和r3的vth比图9a中上移更大量，表明更短斜降时间的影响。

图9e描绘了与图9b中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。曲线940和941分别表示r4和r1的vth，并且曲线942和943分别表示r2的f状态存储器单元以及r2和r3的g状态存储器单元的vth。r1和r4的vth分布比图9b中上移更大量，表明更短斜降时间的影响。

图9f描绘了与图9c中的vth分布相当的vth分布的曲线图，不同的是为vwlunsel使用短斜降时间来从vprogrampass转变到vrecovery。曲线950表示r1的vth，曲线951和952分别表示r2的f状态存储器单元和r2-r4的g状态存储器单元的vth。r1的vth分布比图9c中上移更大量，表明更短斜降时间的影响。

图10a描绘了一组具有每单元三位和八个数据状态的存储器单元的示例性vth分布。纵轴描绘了对数刻度上的存储器单元的数量，并且横轴描绘了线性刻度上的存储器单元的vth。在一种方法中，在编程操作开始时，存储器单元最初都处于擦除(er)状态，如vth分布1000所示。在成功完成编程操作之后，分配给a-g状态的存储器单元由vth分布1001-1007表示。分配给擦除状态的存储器单元可经历ssi编程干扰，从而它们由具有经上移上尾的vth分布1000a表示。

分别使用vva-vvg的验证电压编程到a-g状态的存储器单元分别由vth分布1001-1007表示。在完成编程操作之后立即获得这些vth分布，并且假设没有发生编程干扰或相邻字线干扰。验证电压用于存储器单元的编程验证测试。读取电压vra-vrg可以用于在读取操作中读取存储器单元的状态。验证电压和读取电压是每单元三位操作的编程参数的示例。

在擦除操作中，数据存储器单元从编程数据状态的vth分布(例如，状态a-g)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可以使用施加到字线的擦除验证电压vver。

在该八状态示例中，er-g状态是所分配数据状态的示例，并且a-g状态是编程数据状态的示例。数据状态的数量可以高于或低于八个数据状态。

图10b描绘了sgs选择栅极晶体管的示例性vth分布1010。vth分布通常固定在可预测电平。掺杂和/或编程可用于获取所期望的vth，例如1-2v。vv表示vth分布的下边界，并且如果使用编程，则可以是验证电压。

图11a描绘了与图10a一致的编程操作中使用的示例性电压信号。电压信号1100包括施加到被选择用于编程的字线的一组编程电压，包括初始编程电压1101。初始编程电压由vpgm_init表示，并且dvpgm表示步长。作为示例，使用具有22个编程循环的单个编程通过。每个编程循环中的验证信号(包括示例性验证信号1102)可以随着编程操作的进行包括较低分配数据状态，然后是中等分配数据状态，并且然后是较高分配数据状态，如图11b所示。

示例性验证信号描绘了三个验证电压作为简化。如本文所用，验证信号包括在编程循环期间在将编程电压施加到选定字线之后施加到选定字线的信号。验证信号是感测操作的一部分。在施加验证信号期间感测存储器单元以判断其编程进度。验证信号包括用于判断存储器单元是否已完成编程为分配数据状态的一个或多个电压。相对于验证电压感测vth的结果可以用于抑制存储器单元的进一步编程。

可以将被编程或读取的数据布置成页面。例如，在每单元两位的情况下，两页数据可以存储在连接到字线的存储器单元中。用于er-c状态的位的示例编码分别是上页(up)/下页(lp)的格式的11、10、00和01。可以通过分别使用vra和vrc；和vrb的读取电压读取存储器单元来确定下页和上页的数据。

在每单元三位的情况下，三页数据可以存储在连接到字线的存储器单元中。用于er-g状态的位的示例性编码分别是以up/中间页(mp)/lp的格式的111、110、100、000、010、011、001和101。可以分别通过使用vra和vre；vrb；以及vrc和vrg的读取电压读取存储器单元来确定下页、中页和上页的数据。

图11b描绘了在图11a的不同编程循环中使用的验证电压的示例。水平条与图11a的编程循环轴时间对准。这些条在一些编程循环中重叠，从而可以对编程循环中的多个数据状态执行验证操作。在八个数据状态的情况下，条指示对于a、b、c、d、e、f和g状态的验证电压分别应用于编程循环1-5、4-8、7-11、10-14、13-17、16-20和18-22中的验证信号。如所提及的，随着编程操作的进行，每个编程循环中的验证信号可包含较低分配数据状态，然后是中等分配数据状态，再然后是较高分配数据状态。

图12a描绘了编程操作中示例性编程循环的流程图。编程操作可包括一系列编程循环，诸如结合图11a所讨论的。步骤1200开始用于选定字线wln的编程循环。步骤1201执行编程循环的预充电阶段。步骤1202执行编程循环的编程阶段。步骤1203执行编程循环的恢复阶段。步骤1204执行编程循环的验证阶段。还参见图13a-图13g，其分别描绘了预充电阶段、编程阶段、恢复阶段和验证阶段1390-1393。

决定步骤1205确定是否存在下一个编程循环。如果编程操作尚未完成，则执行下一个编程循环。如果决定步骤1205为真，则通过开始下一个编程循环来重复步骤1200。如果决定步骤1205为假，则步骤1206指示编程操作已完成。

图12b描绘了用于执行图12a的步骤1201的预充电阶段的示例性过程的流程图。步骤1210包括向sgd和sgs晶体管施加导通电压vsgd＝vsgs＝8v，以将它们提供在强导电状态。在t0-t1分别参见图13f和13g中的曲线1350和1360。步骤1211包括施加vbl_inh＝2v的位线预充电。在t0-t1处参见图13e中的曲线1340。步骤1212包括将vbl_pgm＝0v施加到被编程nand串的位线。在t0-t1处参见图13d中的曲线1330。步骤1213包括将vwl_ds＝1v的导通电压施加到wln的漏极侧字线。在t0-t1处参见图13b中的曲线1310。这提供了处于导电状态的相关联沟道区，以将位线电压传递到沟道中。步骤1214包括将vwln＝1v的导通电压施加到选定字线。在t0-t1处参见图13d中的曲线1330。在编程操作开始时，当wln存储器单元处于擦除状态或低状态时，这也提供处于导电状态的相关联沟道区以将位线电压传递到沟道中。

步骤1215包括将vwl_ss＝0v施加到wln的源极侧字线。在t0-t1处参见图13c中的曲线1320。相关联沟道区处于非导电状态，因为存储器单元已被编程为更高vth电平。位线预充电主要对wln的漏极侧上的沟道部分预充电。步骤1216包括将vsl＝1v施加到源极线。在t0-t1参见图13h中的曲线1370。这为sgs晶体管提供反向偏压以减少泄漏。

这些步骤可同时执行。各个图中描绘的电压是示例。

图12c描绘了用于执行图12a的步骤1202的编程阶段的示例过程的流程图。步骤1220包括将vsgd_sel＝2.5v施加到选定sgd晶体管，例如，选定子块中的sgd晶体管。在t2-t4处参见图13f中的曲线1351。步骤1221包括施加vsgd_unsel＝vsgs＝0v。在t2-t4处参见图13g中的曲线1361。vsgd_unsel用于未选定子块中的sgd晶体管。这提供非导电状态的未选定sgd晶体管。步骤1222包括将vbl_inh＝2v施加到被抑制位线。在t2-t4处参见图13e中的曲线1340。这提供处于非导电状态的相关联sgd晶体管以允许发生沟道升压。步骤1223包括将vbl_pgm＝0v施加到被编程位线。在t2-t4处参见图13d中的曲线1331。这提供处于导电状态的相关联sgd晶体管以允许编程发生。步骤1224包括将vwl_ds＝10v的编程通过电压施加到wln的漏极侧字线。在t2-t4处参见图13b中的曲线1311。这对被抑制nand串中的相关联沟道区升压。步骤1225包括将vwln＝vpgm(例如，20v-30v)的编程电压施加到选定字线。在t2-t4处参见图13a中的曲线1303。这提供了对被编程nand串中的wln存储器单元进行编程的高的栅极至沟道电压。步骤1226包括将vwl_ss＝10v的编程通过电压施加到wln的源极侧字线。在t2-t4处参见图13c中的曲线1321。这对被抑制nand串中的相关联沟道区升压。步骤1227包括将vsl施加到源极线。在t2-t4处参见图13h中的曲线1370。这继续为sgs晶体管提供反向偏压以减少泄漏。

这些步骤可同时执行。

图12d描绘了用于执行图12a的步骤1203的恢复阶段的第一示例过程的流程图。在图12d至图12g中，流程图中的框被分组以描绘与图13a至图13h一致的时间序列。竖直对齐的框同时进行。

步骤1230包括保持vsgd_unsel＝vsgs＝0v(在t4-t10处参见图13g中的曲线1361)，并且步骤1231包括保持vbl_pgm＝0v(在t4-t10处参见图13d中的曲线1331)。在t4处，步骤1232包括将vwln从vpgm斜降至vcc＝3v(在t4-t6处参见图13a中的曲线1304)，例如，其中vcc为存储器芯片的电源电压。

随后，可在t6处执行步骤1233-1235。步骤1233包括将vwlds从vwl_ds＝10v的编程通过电压斜降至vrec_ds＝4.5v的相应恢复电压(在t6-t10处参见图13b的曲线1312和1314)。步骤1234包括将vwln从vcc斜升至4.5v的相应恢复电压(在t6-t10处参见图13a的曲线1305)。步骤1235包括将vwl_ss从vwl_ss＝10v的编程通过电压斜降至vrec_ss＝4.5v的相应恢复电压(在t6-t10处参见图13c中的曲线1322)。

在步骤1233-1235中，相对高的字线电压斜降至降低的电平，以允许沟道放电来为后续验证阶段做准备。降低的电平可以是正电压。对于未选定字线，其电压将在验证阶段中再次增大，使得其可更快地斜升。对于选定字线，其电压可增大或减小，具体取决于在验证阶段中验证的数据状态。vwlsel可任选地直接从vpgm斜降至vrecovery，而不是从vpgm向下转变至vcc并从vcc向上转变至vrecovery。

随后，在t7处，步骤1236包括将vsgd_sel从2.5v斜降至0v(在f7-t10处参见图13g中的曲线1352)。随后，在t8处，步骤1237包括将vbl_inh从2v斜降至0v(在t8-t10处参见图13e中的曲线1341和1343)。如所提及的，如果选定和未选定字线的电压在vsl开始斜降时不完全斜降，则sgs晶体管可暂时传导泄漏电流，这导致被抑制nand串中的ssi编程干扰。此外，选定字线和未选定字线的电压的不充分斜降可导致被抑制nand串中高的残余升压电势，其汲入泄漏电流的电子。vsl的斜降还可降低sgs晶体管的vth。上述因素增加了ssi编程干扰的风险。

随后，在t9处，步骤1238包括将vsl从1v斜降至0v(在t9处，图13h中的曲线1371)。

图12e描绘了用于执行图12a的步骤1203的恢复阶段的第二示例过程的流程图。从图12d重复步骤1230-1232。在t5处，步骤1233a包括vwl_ds从vwl_ds＝10v的编程通过电压到vrec＝4.5v的恢复电压的早期斜降(在t5-t10处参见图13h中的曲线1313和1314)。ssi编程干扰中的一个因素是wln的漏极侧沟道区由于用于斜降漏极侧字线的较大rc时间常数而在被抑制nand串中具有高残余升压电势。这是由于与源极侧字线相比，漏极侧字线相对大的存储器孔直径和对应的较小字线体积，因为存储器孔从堆叠的顶部处的较大直径渐缩到底部处的较小直径。较小的字线体积对应于较大的电阻和rc时间常数。通过在源极侧字线之前斜降漏极侧字线，相关联的漏极侧沟道区具有更长的时间放电，使得残余升压电势减小。vwl_ds应在vwln斜降后斜降。

从图12d重复其余步骤1234-1238。

图12f描绘了用于执行图12a的步骤1203的恢复阶段的第三示例过程的流程图。从图12d重复步骤1230-1235。在t6处，步骤1237a包括vbl_inh从2v到0v的早期斜降(在t6-t10处参见图13e中的曲线1342和1343)。这有助于使被抑制nand串中的升压电势放电。在步骤1236处(在图13f中的t7处)，vbl_inh在vsgd_sel斜降之前斜降。被抑制nand串的沟道电势放电到vss＝0v。为了避免常规编程干扰，vbl_inh应在vwln斜降之后斜降。

从图12d重复其余步骤1236和1238。

图12g描绘了用于执行图12a的步骤1203的恢复阶段的第四示例过程的流程图。步骤的时序与图12d中的时序相同，但对于wl和wl_ss，恢复电压更低。在t6处，步骤1234a包括将vwln保持在vcc处，例如，该vwln可等于3v的相应降低恢复电压(其低于图12d的步骤1234中4.5v的正常恢复电压)(在t6-t10处参见图13a中的曲线1309)。另一选项是将vwln从vcc斜升至相应恢复电压，诸如3.5-4v，该恢复电压低于4.5v的正常恢复电压。

步骤1235s包括将vwlss从vwl_ss＝10v的编程通过电压斜降至vrec_ds＝3v的相应降低恢复电压(其低于图12d的步骤1235中4.5v的恢复电压)。在t6-t10处参见图13c中的曲线1323)。

vrecovery是在编程阶段中施加vpassprogram(也仅称为vpass)与在验证阶段中施加vpassverify(也称为vread)之间在恢复阶段中施加的中间电压。如果其被设置得太高，则这可能导致被编程nand串中的读取干扰。如果vrecovery被设置得太低，则这增大了将电压斜升至vpassverify的时间，从而增加了编程循环的总体时间。

如果wln和源极侧未选定字线斜降至较低恢复电压，则可减少通过被编程nand串的相关联沟道区的电子传导，从而降低导致相邻被抑制nand串中ssi编程干扰的泄漏电流的风险。较低恢复电压在源极侧字线上是可容许的，因为源极侧字线具有较低的电阻和rc时间常数(由于较小的存储器孔直径和对应的较大字线体积)，并且因此可更快地斜升，因此避免了时间损失。

此外，由于ssi编程干扰主要对于下半部的字线发生，因此当wln在下半部的字线中时可使用降低的恢复电压，而当wln在上半部的字线中时不使用降低的恢复电压。参见图16a。

图12h描绘了用于执行图12a的步骤1204的验证阶段的示例过程的流程图。在t10处，步骤1240包括保持vsgd_unsel＝0v(在t10-t13处参见图13g中的曲线1363)。步骤1241包括例如将vsgs从0v斜升至8v(在t10-t13处参见图13g中的曲线1362)。步骤1242包括将vbl_pgm从0v斜升至0.5v(在t10-t13处参见图13d中的曲线1332)。步骤1243包括将vbl_inh从0v斜升至2v(在t10-t13处参见图13e中的曲线1344)。步骤1244包括将vwl_ds从vrec_ds斜升至vverifypass(在t10-t13处参见图13b中的曲线1315)。步骤1245包括将vwln从vrec斜降或斜升至vverify(在t10-t11处参见图13g中的曲线1306)。步骤1246包括将vwl_ss从vrec_ss斜升至vverifypass(在t10-t13处参见图13c中的曲线1324)。步骤1247包括将vsl从0v斜升至1v(在t10-t13处参见图13h中的曲线1372)。

这些步骤可同时执行。

在图13a至图13h中，垂直尺寸代表电压，并且水平尺寸代表时间，其中时间点为t0-t13。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1390(t0-t1)、编程阶段1391(t2-t4)、编程恢复阶段1392(t4-t10)和验证阶段1392(t10-t13)。

图13a描绘了施加到选定字线wln的电压。曲线1301表示1v，曲线1302表示编程通过电压vprogrampass，曲线1303表示编程电压vpgm，曲线1304表示vcc＝3v，曲线1305表示恢复电压4.5v，曲线1309表示可选的较低恢复电压3v，曲线1306-1308表示示例性验证电压。在每个验证电压施加期间，对分配给对应数据状态的wln存储器单元进行感测操作。编程脉冲包括曲线1302和1303。

图13b描绘了施加到wln的漏极侧字线的电压。曲线1310表示1v，曲线1311表示vprogrampass＝10v，并且曲线1312表示与vwlss的斜降同时的t6处的vwlds的斜降，与图12d一致。可选的曲线1313表示与图12e的步骤1233a同时的t5处vwlds的早期斜降。曲线1314表示vrec＝4.5v。曲线1315表示vverifypass＝8v。

图13c描绘了施加到wln的源极侧字线的电压。曲线1320表示0v，曲线1321表示vprogrampass＝10v，并且曲线1322表示vrec＝4.5v。可选的曲线1323表示与图12g步骤1235a同时的降低的vrec＝3v。曲线1324表示vverifypass＝8v。

图13d描绘了施加到被编程nand串的位线的电压。曲线1330表示1v，曲线1331表示0v，并且曲线1332表示0.5v。

图13e描绘了施加到被抑制nand串的位线的电压。曲线1340表示2v，并且曲线1341表示在t8处vbl_inh从2v斜降至0v。可选的曲线1342表示与图12f的步骤1237a同时的t6处的vbl_inh的早期斜降。曲线1343表示0v并且曲线1344表示2v。

图13f描绘了施加到选定子块的sgd晶体管的电压。曲线1350表示8v，曲线1351表示2.5v，曲线1352表示0v，并且曲线1353表示8v。

图13g描绘了施加到未选定子块的sgd晶体管和施加到sgs晶体管的电压。对于vsgd_unsel和vsgs，曲线1360表示8v，并且曲线1361表示2.5v。曲线1362表示8v的vsgs，并且曲线1363表示0v的vsgd_unsel。

图13h描绘了施加到源极线的电压。曲线1370表示1v，曲线1371表示0v，并且曲线1372表示1v。

在预充电阶段中，将正vbl_inh(曲线1340)提供给被抑制nand串的漏极侧沟道以移除残留电子并提供少量的升压(诸如1-2v)。此时，选定和未选定子块的sgd晶体管处于导电状态，例如电压为8v。这允许位线电压传输到漏极端沟道。此时，选定子块和未选定子块的sgs晶体管也可能处于导电状态，例如电压为8v以允许vsl传递到沟道的源极端。

在编程阶段中，vwln和vwl_unsel斜升，例如从t2开始，以提供被抑制nand串的沟道的电容耦合。然后，在t3处，vwln进一步斜升至vpgm的峰值编程脉冲电平并保持在vpgm直到t4。在施加编程脉冲之后，字线电压在恢复阶段斜降。随后，在验证阶段中，通过在wln上施加一个或多个验证电压，并且对于每个验证电压，感测选定子块的被编程nand串中存储器单元的导电状态，执行一个或多个验证测试。

在编程脉冲期间，vsgd_sel足够高以提供接收vbl_pgm＝0v的被编程nand串的导电状态的选定sgd晶体管，但是足够低以提供接收vbl_inh＝2v的被抑制nand串的非导电状态的选定sgd晶体管。

在验证阶段期间，sgd和sgs晶体管处于强导电状态以允许对选定存储器单元进行感测。

图14a描绘了作为vwln从vpgm转变到vcc的斜降时间的函数的er状态存储器单元的vth上尾的曲线图。vth电平的上尾或上边缘是vth窗口和vth预算的直流分量。vth宽度遵循与vth上尾相同的趋势。x轴和y轴在图14a和图14b中在相同的标度上。如所提及的，增大恢复阶段中字线电压的斜降时间可降低ssi编程干扰的风险。这由曲线1400-1403展示，曲线1400-1403具有逐渐变大的斜降时间并且对应于逐渐降低的vth上尾值。数据点在曲线1404和1405处合并。

vth上尾也是wln的函数。wl0是源极侧数据字线，wllast是最后漏极侧数据字线，诸如图7中的wl95，并且wlmid是wl0和wllast之间的中间位置。例如，wlmid可为图7中的wl48。ssi编程干扰(如通过vth上尾所测量)主要在wln在叠堆的下半部时发生。另外，编程干扰在wl0处比在wlmid处高，并且随着wln移动得更靠近wl0而增加。在较高wln值处编程干扰的增加(曲线1405)是由于较高字线的沟道升压减少。对于较高字线，沟道在wln的漏极侧上的部分变得越来越小。

因此，当wln在叠堆的下半部(例如，在第一字线wl0和wlmid之间)时，可使用如本文所述的编程干扰对抗措施，并且当wln在叠堆的上半部(例如，在wlmid和最后字线之间)时，不使用如本文所述的编程干扰对抗措施。还参见图16a。在另一方法中，当wln相对更靠近wl0时，编程干扰对抗措施可相对更强。

图14b描绘了作为vwlunsel从vprogrampass转变到vrecovery的斜降时间的函数的er状态存储器单元的vth上尾的曲线图。曲线1410-1415表示逐渐变大的斜降时间并且对应于逐渐降低的vth上尾值。数据点在曲线1415和1416处合并。vth上尾也是wln的函数。如在图14a中，ssi编程干扰主要在wln在叠堆的下半部中时发生。

图15a针对未选定字线的vrecovery(vrec)的不同值描绘了er状态存储器单元的vth上尾与wln的曲线图。x轴在图15a和图15b中具有相同的标度。y轴在图15b中具有比图15a更大的标度。图15a展示了减小vrecovery可减少编程干扰，与图12g的步骤1234a和1235a一致。曲线1500-1502表示逐渐降低的vrecovery值，例如分别为5.2v、4.4v和3.6v，并且对应于逐渐降低的vth上尾值。曲线1503(恢复电压禁用)表示未选定字线电压在恢复阶段中保持在vprogrampass＝10v，而不是斜降至vrecovery<vprogrampass。数据点在曲线1504和1505处合并。如所讨论的，vth上尾也是wln的函数。

当恢复电压被禁用时，ssi编程干扰是最大的，因为sgd/sgs均衡上拉sgs偏压并导通sgs晶体管。

图15b针对不同字线描绘了er状态存储器单元的vth上尾与vrecovery的曲线图。如图15a所示，vrecovery为低、中、高或被禁用。当wln更靠近源极线的底部、在堆叠的底部处时，以及当vrecovery较高时，ssi编程干扰通常更强。具体地讲，曲线1511-1515表示逐渐升高的wln值(分别为wl1-wl5)和对应的逐渐降低的vth上尾值。数据点在曲线1510处合并。曲线1516表示当wln＝wl0时的vth上尾。对于wl0不发生ssi编程干扰，因为在wln的源极侧相邻字线中存在高状态(例如，g状态)存储器单元，因此如前所述不形成有利于将电子注入到wln存储器单元中的沟道梯度。

图16a描绘了作为wln位置的函数的编程干扰对抗措施的强度的曲线图。如所提及的，在叠堆的底部处，当wln更靠近nand串的源极侧时，ssi编程干扰更可能发生。因此，对抗措施的强度可以是wln的函数。更大的强度可对应于例如分配给恢复阶段的更长时间段(图13a-图13h中的t4-t10)、与图12e步骤1233a一致的vwlds的更早斜降(例如，图13b中在t5处而不是在t6处)、与图12f步骤1237a一致的vbl_inh的较早斜降(例如，在图13e中在t6处而非在t8处)、和/或如图12g步骤1234a和1235a中的较低vrecovery。强度由s1-s3表示(分别为低强度、中强度和高强度)。值“0”表示无对抗措施。

当wln在wl0和wl_mid之间时，曲线1600表示使用s2的固定强度，并且曲线1602表示随着wln越来越接近wl0而使用增加的强度。当wln介于wlmid和wllast之间时，曲线1601表示使用s1<s2的固定低强度，并且曲线1603表示不使用对抗措施。

图16b描绘了作为vpgm、编程循环(pl)数量、p-e循环和温度的函数的编程干扰对抗措施的强度的曲线图。较高的vpgm或对应的pl数量导致被抑制nand串的较高沟道升压，并且因此导致ssi编程干扰的较大风险。这是因为较高的沟道电压导致电子从源极线的较强吸引。因此，当vpgm小于阈值vpgm_th或pl小于阈值pl_th时，曲线1610表示固定的低强度si，或者曲线1613表示不使用对抗措施。当vpgm>＝vpgm_th或pl>＝pl_th时，曲线1611表示使用s2的固定强度，或者曲线1612表示随着vpgm或pl增加而使用增加的强度。

较高数目的p-e循环也导致ssi编程干扰的风险较大，因为循环导致存储器单元的劣化，这使得它们更易于编程。因此，当p-e小于阈值p-e_th时，曲线1610表示固定的低强度si，或者曲线1613表示不使用对抗措施。当p-e>＝p-e_th时，曲线1611表示使用s2的固定强度，或者曲线1612表示随着p-e增加而使用增加的强度。

ssi编程干扰也更可能在较高温度发生，因为电子具有更多能量。因此，当temp小于阈值temp_th时，曲线1610表示固定的低强度s1，或者曲线1613表示不使用对抗措施。当temp>＝temp_th时，曲线1611表示使用s2的固定强度，或者曲线1612表示随着temp增加而使用增加的强度。

在一个具体实施中，当编程干扰的风险相对较大时，漏极侧字线的电压从相应通过电压降低到相应恢复电压在源极侧字线的电压从相应通过电压降低到相应恢复电压之前的时间段相对较大。当vpgm、pl、p-e循环和/或temp相对较大时，和/或当wln相对靠近堆叠的源极侧或底部时，编程干扰的风险可相对较大。当vpgm>vpgm_th、pl>pl_th、p-e循环>p-e_th和/或temp.>temp_th时，编程干扰的风险可相对较大。

在另一具体实施中，当编程干扰的风险相对较大时，被抑制nand串的相应位线的电压从相应正电压降低到相应恢复电压在被抑制nand串的漏极端处的选择栅极晶体管的电压从相应正电压减小到相应恢复电压之前的时间段相对较大。

在另一具体实施中，当编程电压相对较大时，控制电路被配置为分配相对较大的时间段，其中选定字线的电压在该时间段中从编程电压降低到相应恢复电压。

在另一具体实施中，与当块的温度不高于温度阈值时相比，当块的温度高于温度阈值时，漏极侧字线的电压从相应通过电压降低到相应恢复电压在源极侧字线的电压从相应通过电压降低到相应恢复电压之前的时间段相对较大。

在另一具体实施中，与当编程电压不高于编程电压阈值时相比，当编程电压高于编程电压阈值时，漏极侧字线的电压从相应通过电压降低到相应恢复电压在源极侧字线的电压从相应通过电压降低到相应恢复电压之前的时间段更大。

因此，可以看出，在一个具体实施中，一种装置包括：布置在块中的nand串中的一组存储器单元，每个nand串包括源极端处的选择栅极晶体管和漏极端处的选择栅极晶体管；连接到所述nand串的所述源极端的源极线；多条字线，所述多条字线连接到所述一组存储器单元并且包括选定字线、所述选定字线的漏极侧字线和所述选定字线的源极侧字线；以及控制电路，所述控制电路被配置为在编程操作的编程循环中：执行编程阶段，其中所述选定字线的电压被设置为编程电压，所述漏极侧字线的电压被设置为相应通过电压，所述源极侧字线的电压被设置为相应通过电压，并且所述源极线的电压被设置为相应正电压；以及在所述编程阶段之后，执行恢复阶段，其中所述选定字线的所述电压从所述编程电压降低到相应恢复电压，之后所述漏极侧字线的所述电压从所述相应通过电压降低到相应恢复电压，并且所述源极侧字线的所述电压从所述相应通过电压降低到相应恢复电压，之后所述源极线的所述电压从所述相应正电压降低到相应恢复电压。

在另一具体实施中，一种方法包括：(a)在编程操作的编程阶段中；将块中的选定字线的电压设置为编程电压，所述块包括布置在nand串中的一组存储器单元，每个nand串包括源极端和漏极端；将所述选定字线的源极侧字线的电压设置为相应通过电压；将所述选定字线的漏极侧字线的电压设置为相应通过电压；以及将所述块的源极线的电压设置为相应正电压，所述源极线连接到所述nand串的所述源极端；(b)在所述编程操作的恢复阶段：将所述选定字线的所述电压从所述编程电压降低到相应恢复电压；然后将所述漏极侧字线的所述电压从所述相应通过电压减小到相应恢复电压；然后将所述源极侧字线的所述电压从所述相应通过电压降低到相应恢复电压；以及然后将所述源极线的所述电压从所述相应正电压降低到相应恢复电压；以及(c)在所述恢复阶段之后执行所述编程操作的验证阶段。

在另一具体实施中，一种装置包括：布置在块中的nand串中的一组存储器单元，每个nand串包括源极端和漏极端，以及位于所述漏极端的选择栅极晶体管，所述nand串连接到相应位线，并且所述nand串包括被抑制nand串和被编程nand串；连接到所述nand串的所述源极端的源极线；连接到所述一组存储器单元的多个字线，所述字线包括选定字线和未选定字线；以及控制电路，所述控制电路被配置为在编程操作的编程循环中：执行编程阶段，其中所述选定字线的电压被设置为编程电压，并且所述未选定字线的电压被设置为相应通过电压，所述被抑制nand串的相应位线的电压被设置为相应正电压，并且所述被抑制nand串的所述选择栅极晶体管的电压被设置为相应正电压；以及在所述编程阶段之后，执行恢复阶段，其中所述选定字线的所述电压从所述编程电压降低到相应恢复电压，所述未选定字线的所述电压从所述相应通过电压降低到相应恢复电压，并且在所述被抑制nand串的所述选择栅极晶体管的电压从所述相应正电压降低到相应恢复电压之前，所述被抑制nand串的所述相应位线的所述电压从所述相应正电压降低到相应恢复电压。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。