用于存储器装置中的多电平信令的反馈的制作方法

交叉参考

本专利申请案主张由卡里姆(karim)等人在2019年12月14日申请的标题为“用于存储器装置中的多电平信令的反馈(feedbackformulti-levelsignalinginamemorydevice)”的第16/220,755号美国专利申请案的优先权，所述美国专利申请案转让给其受让人且以引用方式明确并入本文中。

背景技术：

下文大体上涉及包含至少一个存储器装置的系统，且更明确来说，涉及用于存储器装置中的多电平信令的反馈。

存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中存储信息。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置大多存储通常由逻辑1或逻辑0表示的两种状态中的一者。在其它装置中，可存储两种以上状态。为了存取存储信息，装置的组件可读取或感测存储器装置中的至少一种存储状态。为了存取信息，装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，其包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如feram)可长时间保存其存储的逻辑状态，即使缺乏外部电源。易失性存储器装置(例如dram)会随时间推移而丢失其存储状态，除非其由外部电源周期性刷新。

与存储器装置通信的一些信号会经历符号间干扰(isi)。在一些实例中，isi会使信号的完整性降级，借此增加检测在信号中编码的数据的难度。

附图说明

图1说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的系统的实例。

图2说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器裸片的实例。

图3说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。

图4说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。

图5说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。

图6说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路的实例。

图7说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路的实例。

图8说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。

图9展示根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器装置的框图。

图10及11展示说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的一或多个方法的流程图。

具体实施方式

一些存储器装置可利用存储器装置中基于四电平脉冲振幅调制(pam4)方案的决策反馈均衡(dfe)来减少与主机装置通信的信号的符号间干扰(isi)，借此增加信号的完整性及检测。在一些情况中，信号可为多电平信号的实例(例如使用包含三个或三个以上符号的调制方案(例如pam4方案)调制的信号)。在此类情况中，减少isi可减少脉冲响应的振荡且增大与存储器通道相关联的带宽。反馈电路可经实施用于单端信令及差分信令两者。

一些存储器装置可利用双倍数据速率(ddr)时序方案及多电平调制方案。为了解码使用多电平调制方案调制且使用ddr时序方案时控的信号，存储器装置可包含多个接收器以并行处理传入信号的部分。举例来说，存储器装置可包含用于识别在与时钟信号的上升边缘相关联的取样事件期间接收的符号的第一接收电路及用于识别在与时钟信号的下降边缘相关联的取样事件期间接收的符号的第二接收电路。存储器装置还可包含经配置以促进经配置以解码使用多电平调制方案调制且使用ddr时序方案时控的信号的接收器中的反馈的反馈电路。

在一些情况中，接收器的锁存电路可比较差分信号的电压电平与参考电压。为了促进与已使用多电平调制方案调制的信号一起使用，锁存电路可包含可针对不同参考电压调谐的单独部分。举例来说，锁存电路可包含经配置以接收差分信号的第一部分的第一开关组件及经配置以接收差分信号的第二部分的第三开关组件。锁存电路还可包含经配置以接收调谐差分信号的第一部分的第一控制信号的第二开关组件及经配置以接收调谐差分信号的第二部分的第二控制信号的第四开关组件。

首先在图1及2中的存储器系统的背景下描述本公开的特征。在图3到8中的电路的背景下描述本公开的特征。本公开的这些及其它特征通过参考图9到11进一步说明且参考图9到11进一步描述，图9到11包含与用于存储器装置中的多电平信令的反馈相关的设备图及流程图。

图1说明根据本文中公开的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为了便于描述，一或多个存储器装置可描述为单个存储器装置110。

系统100可包含电子装置的方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接的装置或类似物的实例。存储器装置110可为经配置以存储系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100经配置用于使用基站或接入点与其它系统或装置双向无线通信。在一些实例中，系统100具有机器型通信(mtc)、机器对机器(m2m)通信或装置对装置(d2d)通信的能力。

系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接的装置、一些其它固定式或便携式电子装置或类似物。在一些情况中，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况中，外部存储器控制器105可称为主机或主机装置。在一些实例中，系统100是图形卡。在一些情况中，主机装置可经由通道与存储器装置110通信一或多个单端信号。

在一些情况中，存储器装置110可为经配置以与系统100的其它组件通信的独立装置或组件，且提供可能由系统100使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可配置以与至少一种或多种不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持调制信号的调制方案、用于传送信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序约定及/或其它因素。

存储器装置110可经配置以存储系统100的组件的数据。在一些情况中，存储器装置110可用作系统100的从式装置(例如，响应及执行由系统100通过外部存储器控制器105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含支持所要或指定容量用于数据存储的两个或两个以上存储器裸片160(例如存储器芯片)。包含两个或两个以上存储器裸片的存储器装置110可称为多裸片存储器或封装(也称为多芯片存储器或封装)。在一些情况中，存储器装置110可经由通道将单端信号输出到电路。

系统100可进一步包含处理器120、基本输入/输出系统(bios)组件125、一或多个外围组件130及输入/输出(i/o)控制器135。系统100的组件可使用总线140来彼此电子通信。

处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况中，处理器120可为中央处理单元(cpu)、图形处理单元(gpu)、通用gpu(gpgpu)或单芯片系统(soc)的实例及其它实例。

bios组件125可为包含操作为固件的bios的软件组件，其可初始化及运行系统100的各种硬件组件。bios组件125也可管理处理器120与系统100的各种组件(例如外围组件130、i/o控制器135等)之间的数据流。bios组件125可包含存储于只读存储器(rom)、快闪存储器或任何其它非易失性存储器中的程序或软件。

外围组件130可为任何输入装置或输出装置或用于此类装置的接口，其可经集成到系统100中或与系统100集成。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口或外围卡槽，例如外围组件互连(pci)或加速图形端口(agp)槽。外围组件130可为由所属领域的技术人员理解为外围设备的其它组件。

i/o控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。i/o控制器135可管理未集成到系统100中或未与系统100集成的外围设备。在一些情况中，i/o控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示在系统100外部将信息、信号或数据提供到系统100或其组件的装置或信号。此可包含用户接口或与其它装置介接或介接于其它装置之间。在一些情况中，输入145可为经由一或多个外围组件130与系统100介接或可由i/o控制器135管理的外围设备。

输出150可表示在系统100外部经配置以从系统100或其组件中的任何者接收输出的装置或信号。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等等。在一些情况中，输出150可为经由一或多个外围组件130与系统100介接或可由i/o控制器135管理的外围设备。

系统100的组件可由经设计以实施其功能的通用或专用电路系统组成。此可包含经配置以实施本文中描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-n)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-n)。存储器阵列170可为存储器单元集合(例如栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。存储器阵列170及/或存储器单元的特征参考图2更详细描述。

存储器装置110可为二维(2d)存储器单元阵列的实例或可为三维(3d)存储器单元阵列的实例。举例来说，2d存储器装置可包含单个存储器裸片160。3d存储器装置可包含两个或两个以上存储器裸片160(例如存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-n)。在3d存储器装置中，多个存储器裸片160-n可彼此上下堆叠。在一些情况中，3d存储器装置中的存储器裸片160-n可称为层面、层级、层或裸片。3d存储器装置可包含任何数量的堆叠式存储器裸片160-n(例如两个以上、三个以上、四个以上、五个以上、六个以上、七个以上、八个以上)。与单个2d存储器装置相比，此可增加可定位于衬底上的存储器单元的数量，这又可降低生产成本或提高存储阵列的性能或两者。在一些3d存储器装置中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线、数字线及/或板线中的至少一者。

装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件及软件，且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如处理器120)存储某些数据的写入命令或指示存储器装置110将存储于存储器裸片160中的某些数据提供到系统100的组件(例如处理器120)的读取命令。在一些情况中，装置存储器控制器155可连同存储器裸片160的本地存储器控制器165控制本文中描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号且将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器或类似物。

本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制本文中描述的存储器装置110的操作。在一些情况中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155通信、与其它本地存储器控制器165通信或直接与外部存储器控制器105或处理器120通信。

外部存储器控制器105可经配置以能够在系统100的组件(例如处理器120)与存储器装置110之间传送信息、数据及/或命令。外部存储器控制器105可用作系统100的组件与存储器装置110之间的联络员，使得系统100的组件可无需知道存储器装置的操作细节。系统100的组件可向外部存储器控制器105提出外部存储器控制器105满足的请求(例如读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况中，外部存储器控制器105可包含产生共同(源极)系统时钟信号的系统时钟。在一些情况中，外部存储器控制器105可包含产生共同(源极)数据时钟信号的共同数据时钟。

在一些情况中，外部存储器控制器105或系统100的其它组件或本文中描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或其一些组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情况中，外部存储器控制器105或本文中描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其一些组合。在一些情况中，外部存储器控制器105可分布于处理器120及存储器装置110中，使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情况中，本文中归功于装置存储器控制器155或本地存储器控制器165的一或多个功能在一些情况中可由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。

系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如导体)。举例来说，通道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以用作通道的部分。

在一些情况中，端子的引脚或垫可为通道115的信号路径的部分。额外信号路径可与用于在系统100的组件内路由信号的通道的端子耦合。举例来说，存储器装置110可包含将信号从通道115的端子路由到存储器装置110的各种组件(例如装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如存储器装置110或其组件内部的信号路径，例如在存储器裸片160内部)。

通道115(及相关联信号路径及端子)可专用于传送特定类型的信息。在一些情况中，通道115可为聚合通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含4个信号路径)、x8(例如，包含8个信号路径)、x16(包含16个信号路径)等等。经由通道传送的信号可使用ddr时序方案。举例来说，信号的一些符号可经注册于时钟信号的上升边缘上，且信号的其它符号可经注册于时钟信号的下降边缘上。

在一些情况中，通道115可包含一或多个命令及地址(ca)通道186。ca通道186可经配置以在外部存储器控制器105与存储器装置110之间传送命令，其包含与命令相关联的控制信息(例如地址信息)。举例来说，ca通道186可包含读取命令与所要数据的地址。在一些情况中，ca通道186可经注册于上升时钟信号边缘及/或下降时钟信号边缘上。在一些情况中，ca通道186可包含8个或9个信号路径。

在一些情况中，通道115可包含一或多个时钟信号(ck)通道188。ck通道188可经配置以在外部存储器控制器105与存储器装置110之间传送一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的行动。在一些情况中，时钟信号可为差分输出(例如ck_t信号及ck_c信号)，且ck通道188的信号路径可经相应配置。在一些情况中，时钟信号可为单端的。在一些情况中，时钟信号可为1.5ghz信号。ck通道188可包含任何数量的信号路径。在一些情况中，时钟信号ck(例如ck_t信号及ck_c信号)可提供存储器装置110的命令及寻址操作的时序参考或存储器装置110的其它全系统操作。因此，时钟信号ck可不同地称为控制时钟信号ck、命令时钟信号ck或系统时钟信号ck。系统时钟信号ck可由系统时钟产生，系统时钟可包含一或多个硬件组件(例如振荡器、晶体、逻辑门、晶体管或类似物)。

在一些情况中，通道115可包含一或多个数据(dq)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传送数据及/或控制信息。举例来说，数据通道190可传送写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据通道190可传送可使用各种不同调制方案(例如不归零(nrz)、pam4)调制的信号。

在一些情况中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。

在一些情况中，其它通道192可包含一或多个写入时钟信号(wck)通道。虽然wck中的‘w’可名义上代表“写入”，但写入时钟信号wck(例如wck_t信号及wck_c信号)可提供通常用于存储器装置110的存取操作的时序参考(例如用于读取及写入操作两者的时序参考)。因此，写入时钟信号wck也可称为数据时钟信号wck。wck通道可经配置以在外部存储器控制器105与存储器装置110之间传送共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如写入操作或读取操作)。在一些情况中，写入时钟信号可为差分输出(例如wck_t信号及wck_c信号)，且wck通道的信号路径可经相应配置。wck通道可包含任何数量的信号路径。数据时钟信号wck可由数据时钟产生，数据时钟可包含一或多个硬件组件(例如振荡器、晶体、逻辑门、晶体管或类似物)。

在一些情况中，其它通道192可包含一或多个错误检测码(edc)通道。edc通道可经配置以传送例如校验和的错误检测信号以提高系统可靠性。edc通道可包含任何数量的信号路径。

通道115可使用各种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点到点连接、交叉开关、高密度中介层(例如硅中介层)或形成于有机衬底中的通道或其一些组合。举例来说，在一些情况中，信号路径可至少部分包含高密度中介层，例如硅中介层或玻璃中介层。

经由通道115传送的信号可使用各种不同调制方案调制。在一些情况中，二进制符号(或二进制级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。二进制符号调制方案可为m进制调制方案的实例，其中m等于2。二进制符号调制方案的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)nrz、单极编码、双极编码、曼彻斯特(manchester)编码、具有两个符号的pam(例如pam2)及/或其它。

在一些情况中，多符号(或多电平)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。多符号调制方案可为m进制调制方案的实例，其中m大于或等于3。多符号调制方案的每一符号可经配置以表示一个以上数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含(但不限于)pam4、pam8等、正交振幅调制(qam)、正交相移键控(qpsk)及/或其它。多符号信号或pam4信号可为使用包含用于编码一个以上信息位的至少三个电平的调制方案调制的信号。多符号调制方案及符号可替代地称为非二进制、多位或高阶调制方案及符号。

在一些情况中，pam4调制方案可提高通道中的数据传送速率。在一些情况中，实施pam4调制方案可为使用nrz调制方案的替代例。然而，pam4信令会包含一些符号间干扰。接收器可经配置以解释符号间干扰。此类干扰减轻操作在信令使用ddr时序方案时可能很复杂。在此类实例中，接收器可包含第一电路可确定使用包含三个或三个以上电压电平的调制方案(例如pam4)调制的信号的第一电压电平。接收器的第二电路可确定使用包含三个或三个以上电压电平的调制方案(例如pam4)调制的信号的第二电压电平。

图2说明根据本公开的各种实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况中，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两种或两种以上状态。举例来说，存储器单元205可经配置以一次存储一个数字逻辑位(例如逻辑0及逻辑1)。在一些情况中，单个存储器单元205(例如多电平存储器单元)可经配置以一次存储一个以上数字逻辑位(例如逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可存储表示电容器中的可编程状态的电荷。dram架构可包含电容器，其包含用于存储表示可编程状态的电荷的电介质材料。在其它存储器架构中，其它存储装置及组件是可能的。举例来说，可采用非线性电介质材料。

可通过激活或选择例如字线210及/或数字线215的存取线来对存储器单元205执行例如读取及写入的操作。在一些情况中，数字线215也可称为位线。在不失理解或操作的情况下，存取线、字线及数字线或其类似物的指涉物可互换。激活或选择字线210或数字线215可包含将电压施加于相应线。

存储器裸片200可包含布置成似栅格图案的存取线(例如字线210及数字线215)。存储器单元205可经定位于字线210与数字线215的相交点处。通过加偏压于字线210及数字线215(例如，将电压施加于字线210或数字线215)，可在其相交点处存取单个存储器单元205。

存取存储器单元205可通过行解码器220或列解码器225控制。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于接收到的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于接收到的列地址激活数字线215。举例来说，存储器裸片200可包含标记为wl_1到wl_m的多条字线210及标记为dl_1到dl_n的多条数字线215，其中m及n取决于存储器阵列的大小。因此，通过激活字线210及数字线215(例如wl_1及dl_3)，可存取其相交点处的存储器单元205。在二维或三维配置中，字线210与数字线215的相交点可称为存储器单元205的地址。

存储器单元205可包含逻辑存储组件，例如电容器230及开关组件235。电容器230可为电介质电容器或铁电电容器的实例。电容器230的第一节点可与开关组件235耦合，且电容器230的第二节点可与电压源240耦合。在一些情况中，电压源240可为单元板参考电压(例如vpl)，或可为接地(例如vss)。在一些情况中，电压源240可为与板线驱动器耦合的板线的实例。开关组件235可为选择性建立或解除两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。

选择或取消选择存储器单元205可通过激活或取消激活开关组件235来完成。电容器230可使用开关组件235与数字线215电子通信。举例来说，电容器230可在取消激活开关组件235时与数字线215隔离，且电容器230可在激活开关组件235时与数字线215耦合。在一些情况中，开关组件235是晶体管，且其操作可通过将电压施加于晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况中，开关组件235可为p型晶体管或n型晶体管。字线210可与开关组件235的栅极电子通信且可基于电压施加于字线210来激活/取消激活开关组件235。

字线210可为与存储器单元205电子通信的导电线，其用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的开关组件235的栅极电子通信且可经配置以控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含开关组件。

数字线215可为连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性与数字线215耦合。举例来说，字线210及存储器单元205的开关组件235可经配置以耦合及/或隔离存储器单元205的电容器230与数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，持续)。

感测组件245可经配置以检测存储于存储器单元205的电容器230上的状态(例如电荷)及基于存储状态确定存储器单元205的逻辑状态。在一些情况中，由存储器单元205存储的电荷可能极小。因而，感测组件245可包含用于放大由存储器单元205输出的信号的一或多个感测放大器。感测放大器可检测读取操作期间数字线215的电荷的小变化，且可基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可将信号输出(例如，将电荷放电)到其对应数字线215。信号可导致数字线215的电压改变。感测组件245可经配置以比较从存储器单元205跨数字线215接收的信号与参考信号250(例如参考电压)。感测组件245可基于比较确定存储器单元205的存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑1，及如果数字线215具有比参考信号250低的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑0。感测组件245可包含用于检测及放大信号差的各种晶体管或放大器。存储器单元205的检测到的逻辑状态可通过列解码器225输出为输出255。在一些情况中，感测组件245可为另一组件(例如列解码器225、行解码器220)的部分。在一些情况中，感测组件245可与行解码器220或列解码器225电子通信。

本地存储器控制器260可通过各种组件(例如行解码器220、列解码器225及感测组件245)控制存储器单元205的操作。本地存储器控制器260可为参考图1描述的本地存储器控制器165的实例。在一些情况中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260共同定位。本地存储器控制器260可经配置以从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收命令及/或数据、将命令及/或数据转译成可由存储器裸片200使用的信息、对存储器裸片200执行一或多个操作及响应于执行一或多个操作而将数据从存储器裸片200传送到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可产生行及列地址信号来激活目标字线210及目标数字线215。本地存储器控制器260还可产生及控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文论述的施加电压或电流的振幅、形状或持续时间可调整或改变且可因在操作存储器裸片200时论述的各种操作而不同。

在一些情况中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情况中，多个存储器单元205可在单个写入操作期间编程。本地存储器控制器260可识别对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加于字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如电压)施加于数字线215以将特定状态(例如电荷)存储于存储器单元205的电容器230中，特定状态(例如电荷)可指示所要逻辑状态。

在一些情况中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况中，多个存储器单元205可在单个读取操作期间感测。本地存储器控制器260可识别对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加于字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可响应于加偏压于存取线而将信号传送到感测组件245。感测组件245可放大信号。本地存储器控制器260可触发感测组件245(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号250。基于比较，感测组件245可确定存储于存储器单元205上的逻辑状态。本地存储器控制器260可将存储于存储器单元205上的逻辑状态传送到外部存储器控制器105(或装置存储器控制器155)作为读取操作的部分。

在一些存储器架构中，存取存储器单元205会降级或破坏存储于存储器单元205中的逻辑状态。举例来说，dram架构中执行的读取操作可使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可执行重写操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况中，重写操作可被认为是读取操作的部分。另外，激活单个存取线(例如字线210)会干扰存储于与所述存取线电子通信的一些存储器单元中的状态。因此，可对可能尚未存取的一或多个存储器单元执行重写操作或刷新操作。

存储器裸片200可经配置以使用使用多电平调制方案调制且使用ddr时序方案时控的信令存储从主机装置接收的数据。在此类情形中，存储器装置可经配置以使用反馈电路减轻符号间干扰。

图3说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路300的实例。电路300可表示参考图1及2描述的存储器装置110及200的至少一部分。电路300可包含放大器310、差分放大器320-a、差分放大器320-b、第一电路325-a及第二电路325-b。第一电路325-a可包含反馈电路330-a、锁存电路340-a及解码器345-a。第二电路325-b可包括反馈电路330-b、锁存电路340-b及解码器345-b。电路300是可通过反馈电路修改信号的电路的实例，如参考图1及2及本公开的其它方面描述。

在一些实例中，电路300可支持使用ddr时序方案及多电平调制方案(例如pam4)的信令。在此类情况中，电路300可包含第一电路325-a及与第一电路并行用于解码经由通道接收的信号的第二电路325-b。在一些情况中，第一电路325-a及第二电路325-b可各自包含均衡块。举例来说，均衡块可包含连续时间线性均衡(ctle)、接收器前馈均衡(rx-ffe)或dfe。在一些实例中，dfe可用于反射及串扰受控通道(例如存储器通道)。

放大器310可经配置以经由与主机装置或存储器装置耦合的通道接收信号305。在一些实例中，信号305可为单端信号。放大器310可经配置以基于接收单端信号来输出差分信号。放大器310可产生及输出信号315-a到差分放大器320-a且产生及输出信号315-b到差分放大器320-b。信号315-a及信号315-b可各自为差分信号的实例。在一些情况中，信号315-a及信号315-b可为相同信号。在一些情况中，信号315-a及315-b可各自使用多电平调制方案(例如pam4)调制且可在经由通道传送之后包含isi。在一些实例中，线性驱动器可产生差分pam4信号。

放大器310可与差分放大器320-a耦合。在一些情况中，差分放大器320-a可与反馈电路330-a耦合。反馈电路330-a可包含求和电路335-a及加权电路355-a。在此类情况中，求和电路335-a可与差分放大器320-a耦合。反馈电路330-a可与锁存电路340-a耦合。举例来说，求和电路335-a可与锁存电路340-a耦合。锁存电路340-a可包含strongarm锁存器(例如基于strongarm的差分限制器)。在一些实例中，锁存电路340-a可与解码器345-a耦合。解码器345-a可为(但不限于)温度计码解码器的实例。

在其它实例中，放大器310可与差分放大器320-b耦合。在一些情况中，差分放大器320-b可与反馈电路330-b耦合。反馈电路330-b可包含求和电路335-b及加权电路355-b。在此类情况中，求和电路335-b可与差分放大器320-b耦合。反馈电路330-b可与锁存电路340-b耦合。举例来说，求和电路335-b可与锁存电路340-b耦合。锁存电路340-b可包含strongarm锁存器(例如基于strongarm的差分限制器)。在一些实例中，锁存电路340-b可与解码器345-b耦合。解码器345-b可为(但不限于)温度计码解码器的实例。

在一些情况中，信号315-a及315-b可使用包含四个符号的调制方案来调制，其中每一符号可由电压电平表示。举例来说，多电平调制方案可包含信号电平l0、l1、l2及l3。在一些实例中，信号315-a及315-b可为一或多个差分信号。差分信号可包含真信号(例如p信号)及互补信号(例如n信号)。在一些实例中，p信号可处于信号电平l3，且对应n信号可处于信号电平l0。在其它实例中，p信号可处于信号电平l2，且对应n信号可处于信号电平l1。在一些情况中，p信号可处于信号电平l1，且对应n信号可处于信号电平l2。在一些情况中，信号315-a及315-b可为12gbpsddrpam4信号的实例。

在一些情况中，差分放大器320-a可与第一电路325-a的输入耦合。举例来说，差分放大器320-a可接收信号315-a。第一电路325-a可经配置以确定特定取样事件中信号315-a的符号或电压电平。在一些情况中，第一电路325-a可确定用于与时钟信号的上升边缘相关联的第一取样事件的信号的第一电压电平。

求和电路335-a可从差分放大器320-a接收信号且将信号输出到锁存电路340-a。求和电路335-a可为经配置以加总主信号(例如信号315-a)与反馈信号(例如信号350-b)的求和节点的实例。锁存电路340-a可比较信号与一或多个不同参考电压。举例来说，锁存电路340-a可包含一或多个锁存电路，其中每一锁存电路比较信号与不同参考电压。锁存电路340-a中锁存电路的数量可基于包含于调制方案中的符号的数目。举例来说，针对pam4方案，锁存电路340-a可包含三个锁存电路以区分可存在于信号中的所有不同电平。如本文中更详细描述，锁存电路340-a可基于比较信号与参考电压来产生反馈信号350-a。反馈信号350-a可为差分信号的实例。

反馈信号350-a可包括锁存电路340-a的输出。在一些实例中，反馈信号350-a可包含一或多个不同信号。每一信号可针对锁存电路340-a的特定锁存电路输出。在一些情况中，反馈信号中的每一信号可为使用两电平调制方案调制的差分信号的实例。在一些情况中，选择性偏压技术可用于在两个不同电压电平下限制p信号及n信号。举例来说，单个锁存器可经配置以比较p信号与第一参考电压及比较n信号与不同参考电压。在一些情况中，解码器345-a可从锁存电路340-a接收反馈信号350-a。举例来说，解码器345-a可基于反馈信号350-a确定与信号相关联的符号。

在一些情况中，差分放大器320-b可与第二电路325-b的输入耦合。举例来说，差分放大器320-b可接收信号315-b。第二电路325-b可经配置以确定特定取样事件中信号315-b的符号或电压电平。在一些情况中，第二电路325-b可确定用于与时钟信号的下降边缘相关联的第二取样事件的信号的第二电压电平。

求和电路335-b可从差分放大器320-b接收信号且将信号输出到锁存电路340-b。求和电路335-b可为经配置以加总主信号(例如信号315-b)与反馈信号(例如信号350-a)的求和节点的实例。锁存电路340-b可比较信号与一或多个不同参考电压。举例来说，锁存电路340-b可包含一或多个锁存电路，其中每一锁存电路比较信号与不同参考电压。锁存电路340-b中锁存电路的数量可基于包含于调制方案中的符号的数目。举例来说，针对pam4方案，锁存电路340-b可包含三个锁存电路以区分可存在于信号中的所有不同电平。如本文中更详细描述，锁存电路340-b可基于比较信号与参考电压来产生反馈信号350-b。反馈信号350-b可为差分信号的实例。

反馈信号350-b可包括锁存电路340-b的输出。在一些实例中，反馈信号350-b可包含一或多个不同信号。每一信号可针对锁存电路340-b的特定锁存电路输出。在一些情况中，反馈信号中的每一信号可为使用两电平调制方案调制的差分信号的实例。在一些情况中，选择性偏压技术可用于在两个不同电压电平下限制p信号及n信号。举例来说，单个锁存器可经配置以比较p信号与第一参考电压及比较n信号与不同参考电压。在一些情况中，解码器345-b可从锁存电路340-b接收反馈信号350-b。举例来说，解码器345-b可基于反馈信号350-b确定与信号相关联的符号。

由电路300接收的信号可包含一定量的符号间干扰。反馈电路330-a及330-b可经配置以减少或校正符号间干扰且借此在锁存及解码信号之前提高其质量。反馈电路330-a及330-b可经配置以取得第一取样事件的输出且将所述信息馈送回到第一电路325-a或第二电路325-b以补偿后续取样事件中信号的符号间干扰。在一些实例中，由第一电路325-a确定的信号的电压电平可基于反馈电路330-a导致信号基于先前取样事件的输出来修改。举例来说，反馈电路330-a可与第二电路325-b的输出(例如反馈信号350-b)及第一电路325-a的输入(例如信号315-a)耦合。反馈电路330-a可从第二电路325-b及/或锁存电路340-b接收反馈信号350-b。反馈信号350-b可指示有关先前取样事件的电压电平的信息。

反馈电路330-a可基于反馈信号350-b修改输入到第一电路325-a中的信号315-a。在此类情况中，反馈电路330-a可均衡多电平信号。举例来说，反馈电路330-a可包含加权电路355-a。加权电路355-a可将不同反馈信号施加于信号。在一些情况中，加权电路355-a可包含根据反馈参数使反馈信号350-b加权的一或多个抽头电路。在一些实例中，加权电路355-a可使反馈信号350-b乘以抽头权重。举例来说，加权电路355-a可与求和电路335-a及锁存电路340-b耦合(例如，以接收反馈信号350-b)。在一些情况中，反馈电路330-a可包含延迟电路。延迟电路可使反馈信号延迟至少一个取样事件。在一些情况中，延迟电路可与加权电路355-a耦合。反馈电路330-a还可利用全速率时钟架构。

在一些实例中，由第二电路325-b确定的信号的电压电平可基于反馈电路330-b导致信号基于先前取样事件的输出来修改。举例来说，反馈电路330-b可与第一电路325-a的输出(例如反馈信号350-a)及第二电路325-b的输入(例如信号315-b)耦合。反馈电路330-b可从第一电路325-a及/或锁存电路340-a接收反馈信号350-a。反馈信号350-a可指示有关先前取样事件的电压电平的信息。

反馈电路330-b可基于反馈信号350-a修改输入到第二电路325-b中的信号315-b。在此类情况中，反馈电路330-b可均衡多电平信号。举例来说，反馈电路330-b可包含加权电路355-b。加权电路355-b可将不同反馈信号施加于信号。在一些情况中，加权电路355-b可包含根据反馈参数使反馈信号350-a加权的一或多个抽头电路。在一些实例中，加权电路355-b可使反馈信号350-a乘以抽头权重。举例来说，加权电路355-b可与求和电路335-b及锁存电路340-a耦合(例如，以接收反馈信号350-a)。在一些情况中，反馈电路330-b可包含延迟电路。延迟电路可使反馈信号延迟至少一个取样事件。在一些情况中，延迟电路可与加权电路355-b耦合。反馈电路330-b还可利用全速率时钟架构。

图4说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路400的实例。电路400可包含第一电路405-a及第二电路405-b，其分别可为参考图3描述的第一电路325-a及第二电路325-b的实例。第一电路405-a及第二电路405-b可经配置以识别调制成经由通道传送的信号的符号。在一些情况中，第一电路405-a可经配置以识别信号中的符号的第一子集(例如每个奇数索引符号)，且第二电路405-b可经配置以识别信号中的符号的第二子集(例如每个偶数索引符号)。第一电路405-a可包含反馈电路415-a、锁存电路425-a、425-b及425-c及解码器440-a，其分别可为参考图3描述的反馈电路330-a、锁存电路340-a及解码器345-a的实例。第二电路405-b可包含反馈电路415-b、锁存电路425-d、425-e及425-f及解码器440-b，其分别可为参考图3描述的反馈电路330-b、锁存电路340-b及解码器345-b的实例。

反馈电路415-a可包含求和电路420-a及加权电路435-d、435-e、435-f，其分别可为参考图3描述的求和电路335-a及加权电路355-a的实例。反馈电路415-a可与锁存电路425-a、425-b及425-c耦合。举例来说，求和电路420-a可与每一锁存电路425-a、425-b及425-c耦合。每一锁存电路425-a、425-b及425-c可为strongarm锁存器的实例。在一些实例中，第一电路405-a可包含三个以下锁存电路或三个以上锁存电路。在一些实例中，每一锁存电路425-a、425-b及425-c可与解码器440-a耦合。

反馈电路415-b可包含求和电路420-a及加权电路435-a、435-b、435-c，其分别可为参考图3描述的求和电路355-b及加权电路355-b的实例。反馈电路415-b可与锁存电路425-d、425-e及425-f耦合。举例来说，求和电路420-b可与每一锁存电路425-d、425-e及425-f耦合。每一锁存电路425-d、425-e及425-f可为strongarm锁存器的实例。在一些实例中，第二电路405-b可包含三个以下锁存电路或三个以上锁存电路。在一些实例中，425-d、425-e及425-f可与解码器440-b耦合。

在一些情况中，反馈电路415-a可接收信号410-a，其可为参考图3描述的信号315-a的实例。信号410-a可为差分信号的实例。在一些情况中，信号410-a可与信号的第一电压电平相关联。在此类情况中，第一电路405-a可确定信号的第一电压电平。在一些情况中，第一电路405-a可确定用于与时钟信号的上升边缘相关联的第一取样事件的信号的第一电压电平。

在一些实例中，求和电路420-a可接收信号410-a且将信号410-a输出到锁存电路425-a、425-b及425-c。信号410-a可为使用多电平调制方案(例如pam4)调制的包含真信号(例如p信号)及互补信号(例如n信号)的差分信号的实例。第一电路405-a可包含一个以上锁存电路425以解码使用多电平调制方案调制的信号。举例来说，锁存电路425-a可比较信号与第一参考电压。在此类情况中，锁存电路425-a可在设置为操作电压的83％加调制方案的最低电压电平的电压电平下限制p信号，且在设置为操作电压的17％加调制方案的最低电压电平的电压电平下限制n信号。操作电压可指代使用多电平调制方案调制的信号的全电压摆幅。举例来说，其中最高电压电平是2伏特且最低电压电平是0.5伏特的调制方案可具有1.5伏特的操作电压。锁存电路425-b可比较信号与不同于第一参考电压的第二参考电压。举例来说，锁存电路425-b可在设置为操作电压的50％加调制方案的最低电压电平的电压电平下限制p信号及n信号两者。在一些情况中，锁存电路425-c可比较信号与不同于第一及第二参考电压的第三参考电压。举例来说，锁存电路425-c可在设置为操作电压的17％加调制方案的最低电压电平的电压电平下限制p信号，且在设置为操作电压的83％加调制方案的最低电压电平的电压电平下限制n信号。

解码器440-a可基于从锁存电路425输出的信号的组合识别指示于信号中的符号。解码器440-a可从每一锁存电路接收反馈信号。举例来说，解码器440-a可从锁存电路425-a接收反馈信号430-a且基于反馈信号430-a确定与信号的符号相关联的信息的一部分。解码器440-a可从锁存电路425-b接收反馈信号430-b且基于反馈信号430-b确定与信号的符号相关联的信息的一部分。在一些情况中，解码器440-a可从锁存电路425-c接收反馈信号430-c且基于反馈信号430-c确定与信号的符号相关联的信息的一部分。使用信息的每一部分，解码器440-a可经配置以确定信号的电压电平。举例来说，解码器440-a可使用温度计编码技术解码来自每一锁存电路425-a、425-b及425-c的二进制输出的信号电平。在一些实例中，温度计编码技术可根据表1中说明的逻辑来配置。

表1

举例来说，锁存电路425-a、425-b及425-c各自可输出p信号的‘1’，且p信号的信号410-a电平可为‘3’(例如信号电平l3)。在一些情况中，如果锁存电路425-a、425-b及425-c的n信号输出各自可输出‘0’，那么n信号的信号410-a电平可为‘0’(例如信号电平l0)。在一些实例中，针对p信号，锁存电路425-a可输出‘0’，锁存电路425-b可输出‘1’，且锁存电路425-c可输出‘1’，且信号410-a电平可为‘2’。在一些实例中，针对n信号，锁存电路425-a可输出‘1’，锁存电路425-b可输出‘0’，且锁存电路425-c可输出n信号的‘0’，且信号410-a电平可为‘1’。在一些实例中，信号410-a(例如pam4信号)可经解码成nrz位。

在一些情况中，每一锁存电路可产生不同反馈信号。举例来说，锁存电路425-a可产生反馈信号430-a且将反馈信号430-a传输到反馈电路415-b。在一些实例中，锁存电路425-b可产生反馈信号430-b且将反馈信号430-b传输到反馈电路415-b。锁存电路425-c可产生反馈信号430-c且将反馈信号430-c传输到反馈电路415-b。每一反馈信号430-a、430-b及430-c可为差分信号的实例。

在一些实例中，反馈电路415-b的每一加权电路可在反馈信号与传入信号加总之前加权或修改每一反馈信号。举例来说，加权电路435-a可接收反馈信号430-a且基于反馈参数使反馈信号430-a加权。加权电路435-b可接收反馈信号430-b且基于反馈参数使反馈信号430-b加权。在一些实例中，加权电路435-c可接收反馈信号430-c且基于反馈参数使反馈信号430-c加权。在此类情况中，求和电路420-b可从每一加权电路435-a、435-b及435-c接收每一反馈信号。

反馈电路415-b可接收信号410-b，其可为参考图3描述的信号315-b的实例。信号410-b可为差分信号的实例。在一些情况中，信号410-b可与信号的第二电压电平相关联。在此类情况中，第一电路405-b可确定信号的第二电压电平。在一些情况中，第一电路405-b可确定用于与时钟信号的下降边缘相关联的第二取样事件的信号的第二电压电平。

求和电路420-b可接收信号410-b且将信号410-b输出到锁存电路425-d、425-e及425-f。举例来说，锁存电路425-d可比较信号与第一参考电压。锁存电路425-e可比较信号与不同于第一参考电压的第二参考电压。在一些情况中，锁存电路425-f可比较信号与不同于第一及第二参考电压的第三参考电压。

解码器440-b可基于从锁存电路425输出的信号的组合识别指示于信号中的符号。解码器440-b可从每一锁存电路接收反馈信号。举例来说，解码器440-b可从锁存电路425-d接收反馈信号430-d且基于反馈信号430-d确定与信号的符号相关联的信息的一部分。解码器440-b可从锁存电路425-e接收反馈信号430-e且基于反馈信号430-e确定与信号的符号相关联的信息的一部分。在一些情况中，解码器440-b可从锁存电路425-f接收反馈信号430-f且基于反馈信号430-f确定与信号的符号相关联的信息的一部分。

在一些情况中，每一锁存电路可产生不同反馈信号。举例来说，锁存电路425-d可产生反馈信号430-d且将反馈信号430-d传输到反馈电路415-a。在一些实例中，锁存电路425-e可产生反馈信号430-e且将反馈信号430-e传输到反馈电路415-a。锁存电路425-f可产生反馈信号430-f且将反馈信号430-f传输到反馈电路415-a。每一反馈信号430-d、430-e及430-f可为差分信号的实例。

在一些实例中，反馈电路415-a的每一加权电路可在反馈信号与传入信号加总之前加权或修改每一反馈信号。举例来说，加权电路435-d可接收反馈信号430-d且基于反馈参数使反馈信号430-d加权。加权电路435-e可接收反馈信号430-e且基于反馈参数使反馈信号430-e加权。在一些实例中，加权电路435-f可接收反馈信号430-f且基于反馈参数使反馈信号430-f加权。在此类情况中，求和电路420-a可从每一加权电路435-d、435-e及435-f接收每一反馈信号。

举例来说，信号的第一电压电平可基于反馈电路415-a修改信号来确定于第一电路405-a处。在此类情况中，反馈电路415-a可与第二电路405-b的输出(例如反馈信号430-d、430-e及430-f)及第一电路405-a的输入(例如信号410-a)耦合。反馈信号430-d、430-e及430-f可指示有关第二取样事件的第二电压电平的信息。

在一些实例中，在第二电路405-b处确定的信号的第二电压电平可基于反馈电路415-b修改信号。举例来说，反馈电路415-b可与第一电路405-a的输出(例如反馈信号430-a、430-b及430-c)及第二电路405-b的输入(例如信号410-b)耦合。反馈信号430-a、430-b及430-c可指示有关第一取样事件的第一电压电平的信息。

图5说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路500的实例。电路500可包含差分放大器510、反馈电路515及锁存电路525-a、525-b及525-c，其分别可为参考图3及4描述的差分放大器、反馈电路及锁存电路的实例。更明确来说，反馈电路515可为参考图3及4描述的反馈电路330-a、330-b、415-a及415-b的实例，且差分放大器510可为参考图3描述的差分放大器320-a及320-b的实例。反馈电路515可包含求和电路520及加权电路530-a、530-b及530-c，其分别可为参考图3及4描述的求和电路及加权电路的实例。

在一些情况中，差分放大器510可包含开关组件545-a、545-b及545-c及电压源540-a。开关组件545-a及545-b可为晶体管的实例。开关组件545-a及545-b可操作于饱和模式中，可实现差分增益，且可针对切换高及低的情况在输出节点处维持类似等效阻抗。在一些情况中，开关组件545-c可为nmos晶体管的实例。在此类情况中，开关组件545-c可为在由电压源540-a供应的电压下偏压的电流源的实例。

在一些实例中，差分放大器510可在开关组件545-a的栅极处接收p信号且在开关组件545-b的栅极处接收n信号。接着，差分放大器510可输出pam4差分信号。举例来说，差分放大器510可将差分信号505-a(例如p信号)输出到求和电路520中且将差分信号505-b(例如n信号)输出到求和电路520中。在此类情况中，差分放大器510可在反馈电路515之前实施。在一些情况中，差分信号505-a及505-b的均衡可经实施于电流模式逻辑(cml)中。差分放大器510还可包含电阻器535-a及535-b。

在一些情况中，一或多个加权电路可经实施于反馈电路515中。举例来说，反馈电路可包含加权电路530-a、530-b及530-c。加权电路530-a可包含开关组件545-e、545-d及545-f及电压源540-b(例如偏压电压)。开关组件545-e及545-d可为晶体管的实例。在一些实例中，开关组件545-f可为nmos晶体管的实例。在一些情况中，开关组件545-f的宽度可基于经由加权电路530-a应用到反馈信号的权重而不同。开关组件545-e及545-d可与求和电路520电子通信。

每一加权电路530-a、530-b或530-c可经配置以使来自锁存电路525-a、525-b或525-c的不同反馈信号放大或衰减。当反馈信号是差分信号时，p信号可经馈送到一个开关组件545(例如开关组件545-e、545-g或545-j)的栅极中，且n信号可经馈送到不同开关组件545(例如开关组件545-d、545-h或545-k)的栅极中。反馈信号的放大或衰减可基于电压源540-a、540-b或540-c的值、开关组件545-f、545-i或545-l的大小(例如下拉强度或上拉强度)或其组合。反馈参数可经配置以导致电压源540-a、540-b或540-c的值改变、或导致开关组件545-f、545-i或545-l的值改变、或两者。在一些情况中，每一加权电路530-a、530-b或530-c的参数可独立配置。在其它情况中，每一加权电路530-a、530-b或530-c的参数可相关或相同。反馈参数可指示模式寄存器中待改变或设置的值。

在一些情况中，在加权电路530-a处接收的反馈信号可经添加到信号505-a及505-b或从在求和电路520处接收的信号505-a及505-b减去。在一些实例中，反馈信号的减去可用于有损通道中。在一些情况中，时钟信号的延伸下降边缘可由于脉冲响应(例如反馈信号)分散而发生。在一些情况中，反馈电路515可减少isi且改进位错误率(ber)。举例来说，isi可通过使用由每一锁存电路525-a、525-b及525-c输出的反馈减去分散能量来减少。反馈信号可在每一锁存电路525-a、525-b及525-c的输入处添加到信号505-a及505-b。在一些情况中，反馈信号可在加权电路530-b的电压源540-c处接收。举例来说，反馈信号可在加权电路530-b的电压源540-c处接收。在一些实例中且根据本文中公开的实例，可减小ber，借此提高信号清晰度。举例来说，描绘反馈电路实施方案的结果的眼图可展示比不实施反馈电路的眼图大的眼高及眼宽。

加权电路530-b可包含开关组件545-i、开关组件545-g及545-h及电压源540-c。开关组件545-g及545-h可为晶体管的实例。在一些实例中，开关组件545-i可为nmos晶体管的实例。在一些情况中，开关组件545-i的宽度可基于经由加权电路530-b应用到反馈信号的权重而不同。开关组件545-g及545-h可与求和电路520电子通信。在一些情况中，在加权电路530-b处接收的反馈信号可经添加到信号505-a及505-b或从在求和电路520处接收的信号505-a及505-b减去。举例来说，反馈信号可在加权电路530-b的电压源540-c处接收。

在一些实例中，加权电路530-c可包含开关组件545-i、开关组件545-j及545-k及电压源540-d。开关组件545-j及545-k可为晶体管的实例。在一些实例中，开关组件545-i可为nmos晶体管的实例。在一些情况中，开关组件545-i的宽度可基于经由加权电路530-c应用到反馈信号的权重而不同。在一些情况中，开关组件545-f、545-i及545-l的宽度可彼此相等。

开关组件545-j及545-k可与求和电路520电子通信。在一些情况中，在加权电路530-c处接收的反馈信号可经添加到信号505-a及505-b或从在求和电路520处接收的信号505-a及505-b减去。举例来说，反馈信号可在加权电路530-c的电压源540-d处接收。

在一些情况中，锁存电路525-a、525-b及525-c可从求和电路520接收信号。举例来说，锁存电路525-a可将第一反馈信号发送到加权电路530，锁存电路525-b可将不同于第一反馈信号的第二反馈信号发送到加权电路530-b，且锁存电路525-c可将不同于第一及第二反馈信号的第三反馈信号发送到加权电路530-c。

图6说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路600的实例。锁存电路600可为参考图4描述的锁存电路425-a、425-b、425-c、425-d、425-e及425-f的实例。锁存电路600可比较信号的电压电平与参考电压。在一些实例中，在锁存电路600处接收的信号可为pam4信号及/或差分信号。

锁存电路600可包含第一输入电路605-a。第一输入电路605-a可经配置以从求和电路335-a、420-a或520接收p信号或n信号。举例来说，第一输入电路605-a可包含开关组件610-a(例如第一开关组件)。在一些实例中，开关组件610-a可为nmos晶体管的实例。开关组件610-a可在开关组件610-a的栅极处接收第一信号615-a。第一信号615-a可为从参考图3、4或5描述的求和电路335-a、420-a或520输出的信号的实例。第一信号615-a可为差分信号及/或pam4信号的实例。在一些实例中，第一信号615-a可为差分pam4信号的一部分。放大器电路(例如参考图3描述的放大器310)可将第一信号615-a传输到第一输入电路605-a。举例来说，第一信号615-a可经传输到开关组件610-a的栅极。锁存电路600还可包含接地节点620-a。接地节点620-a可经耦合到开关组件610-e。在此类情况中，开关组件610-e可控制第一输入电路605-a与接地节点620-a之间的通信。

第一输入电路605-a还可包含开关组件610-b(例如第二开关组件)。在一些实例中，开关组件610-b可为nmos晶体管的实例。开关组件610-b可经配置以接收第一控制信号625-a，其可经配置以调谐锁存器且借此至少部分设置与第一信号615-a比较的参考电压的值。举例来说，第一控制信号625-a可经传输到开关组件610-b的栅极以将偏压施加于锁存电路600。

锁存电路600可包含第二输入电路605-b。第二输入电路605-b可经配置以从求和电路335-a、420-a或520接收p信号或n信号。举例来说，第二输入电路605-b可包含开关组件610-c(例如第三开关组件)。在一些实例中，开关组件610-c可为nmos晶体管的实例。开关组件610-c可在开关组件610-c的栅极处接收第二信号615-b。第二信号可为从参考图3、4或5描述的求和电路335-a、420-a或520输出的信号的实例。第二信号615-b可为差分信号及/或pam4信号的实例。在一些实例中，第二信号615-b可为差分pam4信号的一部分。

放大器电路(例如参考图3描述的放大器310)可将第二信号615-b传输到第二输入电路605-b。举例来说，第二信号615-b可经传输到开关组件610-c的栅极。在一些情况中，锁存电路600可包含接地节点620-b。接地节点620-b可经耦合到开关组件610-f。在此类情况中，开关组件610-f可控制第二输入电路605-b与接地节点620-b之间的通信。

第二输入电路605-b还可包含开关组件610-d(例如第四开关组件)。在一些实例中，开关组件610-d可为nmos晶体管的实例。开关组件610-d可经配置以接收第二控制信号625-b，其可经配置以调谐锁存器且借此至少部分设置与第二信号615-b比较的参考电压的值。举例来说，第二控制信号625-b可经传输到开关组件610-d的栅极以将偏压施加于锁存电路600。在一些实例中，第二控制信号625-b可相同于第一控制信号625-a。在其它实例中，第二控制信号625-b可不同于第一控制信号625-a。

锁存电路600可包含用于操作的其它电路系统。在一些实例中，锁存电路600可包含导电线630。导电线630可将电压供应到锁存电路600。锁存电路600还可包含第一对交叉耦合晶体管。举例来说，第一对交叉耦合晶体管可包含开关组件610-g及610-h。开关组件610-g及开关组件610-h可各自为nmos晶体管的实例。锁存电路600还可包含第二对交叉耦合晶体管。举例来说，第二对交叉耦合晶体管可包含开关组件610-i及610-j。开关组件610-i及开关组件610-j可各自为nmos晶体管的实例。

锁存电路600还可包含开关组件610-k、610-l、610-m及610-n。开关组件610-k、610-l、610-m及610-n可为预充电开关的实例。在一些情况中，开关组件610-k、610-l、610-m及610-n可为晶体管的实例。锁存电路600还可包含输入信号640。输入信号640可为时钟信号的实例。在一些情况中，输入信号640可经传输到开关组件610-e、610-f、610-k、610-l、610-m及610-n或其组合的栅极。

锁存电路600还可包含节点635-a、635-b、635-c及635-d。节点635-a、635-b、635-c及635-d可各自包含电容器。举例来说，电容器可各自为寄生电容器的实例。

在一些实例中，锁存电路600可比较第一信号615-a与参考电压。接着，锁存电路600可基于第一信号615-a与参考电压之间的比较传输差分信号。参考电压可通过第一控制信号625-a偏压。举例来说，开关组件610-b可接收第一控制信号625-a，且可提供节点635-b的额外放电路径。节点635-b的额外放电路径可改变参考电压。在一些实例中，参考电压可设置为最大操作电压的83％加调制方案的最低电压电平。最大操作电压可指代使用多电平调制方案调制的信号的全电压摆幅。举例来说，其中最高电压电平是2伏特且最低电压电平是0.5伏特的调制方案可具有2伏特的最大操作电压。在其它实例中，参考电压可设置为最大操作电压的50％加调制方案的最低电压电平。在一些情况中，参考电压可设置为最大操作电压的17％加调制方案的最低电压电平。

在一些实例中，锁存电路600可比较第二信号615-b与参考电压。接着，锁存电路600可基于第二信号615-b与参考电压之间的比较传输差分信号。参考电压可通过第二控制信号625-b偏压。举例来说，开关组件610-d可接收第二控制信号625-b，且可提供节点635-a的额外放电路径。节点635-a的额外放电路径可改变参考电压。在一些实例中，参考电压可设置为最大操作电压的17％加调制方案的最低电压电平。在一些实例中，参考电压可设置为最大操作电压的50％加调制方案的最低电压电平。在一些实例中，参考电压可设置为最大操作电压的83％加调制方案的最低电压电平。参考电压可根据所要调制方案(例如pam4调制方案)确定。

在一些实例中，输入信号640可为低时钟信号。在此类情况中，开关组件610-k、610-l、610-m及610-n可各自接收输入信号640。举例来说，开关组件610-k可接收输入信号640。在一些实例中，开关组件610-k可接收输入信号640且允许导电线630与节点635-a之间通信。在此类情况中，节点635-a可经充电到导电线630的电压，且节点635-a处的寄生电容器可经充电到导电线630的电压。开关组件610-l可接收输入信号640且可允许导电线630与节点635-b之间通信。在此类情况中，节点635-b可经充电到导电线630的电压，且节点635-b处的寄生电容器可经充电到导电线630的电压。

开关组件610-m可接收输入信号640且可允许导电线630与节点635-c之间通信。在此类情况中，节点635-c可经充电到导电线630的电压，且节点635-c处的寄生电容器可经充电到导电线630的电压。在一些情况中，开关组件610-n可接收输入信号640且可允许导电线630与节点635-d之间通信。在此类情况中，节点635-d可经充电到导电线630的电压，且节点635-d处的寄生电容器可经充电到导电线630的电压。

当输入信号640是低时钟信号时，第一对交叉耦合晶体管(例如开关组件610-g及610-h)可各自关断(例如取消激活)。在此类情况中，每一开关组件610-g及610-h的栅极电压可小于激活开关组件的阈值电压。在其它实例中，第二对交叉耦合晶体管(例如开关组件610-i及610-j)可各自关断(例如取消激活)。在此类情况中，每一开关组件610-i及610-j的栅极电压可小于激活开关组件的阈值电压。

在一些实例中，输入信号640可为高时钟信号。在此类情况中，开关组件610-k、610-l、610-m及610-n可各自接收输入信号640且关断。在其它实例中，当输入信号640是高时钟信号时，开关组件610-a的栅极电压可大于激活开关组件610-a的阈值电压。在此类情况中，开关组件610-a可接通(例如激活)。在一些实例中，当输入信号640是高时钟信号时，开关组件610-c的栅极电压可大于激活开关组件610-c的阈值电压。在此类情况中，开关组件610-c可接通。

在一些实例中，当输入信号640是高时钟信号时，节点635-a及635-b的电压可开始减小。在此类情况中，节点635-a的电压可由于节点635-a处的寄生电容器的放电效应而减小。节点635-b的电压可由于节点635-b处的寄生电容器的放电效应而减小。在一些情况中，节点635-a及节点635-b的电压可依不同速率减小。在此类情况中，节点635-a与635-b之间的电压差可依与第一信号615-a与第二信号615-b之间的差成比例的速率增大。

在一些实例中，节点635-a与节点635-b之间的电压差可达到等于导电线630的电压与第一设置阈值电压之间的差的值。在此类情况中，接着，第一对交叉耦合晶体管(例如开关组件610-g及610-h)可接通。在一些实例中，第一设置阈值电压可通过第一控制信号625-a、第二控制信号625-b或两者偏压。

在一些实例中，当输入信号640是高时钟信号时，节点635-c及635-d的电压可开始减小。在此类情况中，节点635-c的电压可由于节点635-c处的寄生电容器的放电效应而减小。节点635-d的电压可由于节点635-d处的寄生电容器的放电效应而减小。

在一些实例中，节点635-c与节点635-d之间的电压差可达到等于导电线630的电压与第二设置阈值电压之间的差的值。在此类情况中，接着，第二对交叉耦合晶体管(例如开关组件610-i及610-j)可接通。在一些实例中，第二设置阈值电压可通过第一控制信号625-a、第二控制信号625-b或两者偏压。在一些实例中，第二设置阈值电压可不同于第一设置阈值电压。在其它实例中，第二设置阈值电压可相同于第一设置阈值电压。

在一些实例中，第一对交叉耦合晶体管(例如开关组件610-i及610-j)可向第二对交叉耦合晶体管(例如开关组件610-g及610-h)提供反馈回路。举例来说，开关组件610-g可控制传输到开关组件610-j的栅极的信号。在其它实例中，开关组件610-j可控制传输到开关组件610-g的栅极的信号。在一些情况中，开关组件610-h可控制传输到开关组件610-i的栅极的信号。在其它实例中，开关组件610-i可控制传输到开关组件610-h的栅极的信号。

在一些实例中，反馈回路可为正反馈回路。举例来说，节点635-d可达到等于导电线630的电压的电压，且节点635-c可达到零伏特电压。在一些实例中，节点635-c可达到等于导电线630的电压的电压，且节点635-d可达到零伏特电压。在此类情况中，开关组件610-a的栅极电压可大于开关组件610-c的栅极电压。在一些实例中，节点635-a处的寄生电容器可依比节点635-b处的寄生节点快的速率放电。在一些情况中，节点635-c处的寄生电容器可依比节点635-d处的寄生电容器快的速率放电。

在一些实例中，锁存电路600可经配置以接收差分信号(例如第一信号615-a及第二信号615-b)且将差分信号输出到vout645，如下文更详细描述。在一些实例中，节点635-c可与vout645电子通信以输出第一信号615-a。节点635-d可与vout645电子通信以将第二信号615-b输出到vout645。在此类情况中，vout645可为经配置以比较信号的电压电平与第二参考电压的第二锁存器的实例。vout645可为置位-复位(sr)锁存器的实例。在一些情况中，vout645可将第一信号615-a及第二信号615-b输出到锁存电路(例如参考图3或4描述的锁存电路340或锁存电路425)。第二锁存器可包含第三输入电路及第四输入电路。在一些情况中，vout645可为经配置以比较信号的电压与第三参考电压的第三锁存器的实例。第三锁存器可包含第五输入电路及第六输入电路。

图7说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路700的实例。锁存电路700可包含锁存器710及720。锁存器710可为参考图6描述的锁存电路600的实例。锁存电路700可为参考图4描述的锁存电路425-a、425-b、425-c、425-d、425-e及425-f的实例。

锁存器720可为sr锁存器的实例。在一些情况中，锁存器720可经配置以从锁存器710接收信号且存储与来自锁存器710的信号相关联的数据。举例来说，锁存器720可从锁存器710接收第一信号705-a及第二信号705-b。在一些实例中，第一信号705-a及第二信号705-b可各自为差分pam4信号。在此类情况中，第一信号705-a及第二信号705-b可各自为可经调制以含有二进制电压数据的电压信号的实例。

锁存器720可包含开关组件725-a及开关组件725-b。在一些实例中，开关组件725-a及开关组件725-b可各自为nmos晶体管的实例。在一些实例中，开关组件725-a可接收第一信号705-a。在一些情况中，反相器715-a可将第一信号705-a传输到开关组件725-a。在此类情况中，第一信号705-a可经传输到开关组件725-a的栅极。开关组件725-b可接收第二信号705-b。在一些情况中，反相器715-b可将第二信号705-b传输到开关组件725-b。在此类情况中，第二信号705-b可经传输到开关组件725-b的栅极。

锁存器720可包含反相器715-c及反相器715-d。在一些情况中，反相器715-c可经交叉耦合到反相器715-d。在此类情况中，反相器715-c及反相器715-d可经配置以存储分别来自第一信号705-a及第二信号705-b的二进制数据。锁存器720还可包含节点730-a及节点730-b。节点730-a可经耦合到反相器715-c的输入及反相器715-d的输出。节点730-b可经耦合到反相器715-c的输出及反相器715-d的输入。在一些实例中，节点730-a及节点730-b可经配置以存储二进制数据。举例来说，节点730-a及节点730-b可经配置以存储分别来自第一信号705-a及第二信号705-b的互补二进制数据。

在一些情况中，锁存器720还可包含接地节点735-a及接地节点735-b。接地节点735-a可经耦合到开关组件725-a，其中开关组件725-a可控制节点730-a与接地节点735-a之间的通信。在一些实例中，接地节点735-b可经耦合到开关组件725-b，其中开关组件725-b可控制节点730-b与接地节点735-b之间的通信。

在一些实例中，锁存器720可从锁存器710对数据取样。在一些实例中，开关组件725-a及725-b可使用强制方法来对数据取样。在一些实例中，开关组件725-a可从第一信号705-a对电压数据取样。接着，开关组件725-a可将电压数据传输到节点730-a用于存储。在一些实例中，开关组件725-b可从第二信号705-b对电压数据取样。接着，开关组件725-b可将电压数据传输到节点730-b用于存储。

在一些情况中，取样事件可在触发锁存器720时发生。举例来说，锁存器710可一直比较传入信号与参考电压。从锁存器710输出的值可不总是包含对解码器有用或对反馈有用的信息。当激活或触发锁存器720时，锁存器720可存储信号从锁存器710输出的值。激活的时序可经配置以确保锁存器有可能在激活时输出有价值信息。

在一些实例中，如果第一信号705-a的电压达到阈值电压，那么节点730-a可为第一电压值。如果第一信号705-a的电压低于阈值电压，那么节点730-a可变成第二电压值。在一些情况中，第一电压值可高于第二电压值。举例来说，第一电压值可为导电线630的电压值，如参考图6描述。在一些情况中，第二电压值可为零伏特。在其它实例中，如果第一信号705-b的电压达到阈值电压，那么节点730-b可为第一电压值。如果第二信号705-b的电压低于阈值电压，那么节点730-b可为第二电压值。在一些情况中，第一电压值可高于第二电压值。举例来说，第一电压值可为导电线630的电压值，如参考图6描述。在一些情况中，第二电压值可为零伏特。

图8说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的电路800的实例。电路800可包含第一电路810-a及第二电路810-b，其分别可为参考图3及4描述的第一电路325-a及405-a及第二电路325-b及405-b的实例。第一电路810-a及第二电路810-b可为并入来自ddr接收器电路的两个分支的反馈的多抽头电路的实例。第一电路810-a可包含多抽头反馈电路815-a、锁存电路825-a及解码器830-a，其分别可为参考图3到5描述的反馈电路、锁存电路及解码器的实例。第二电路810-b可包含多抽头反馈电路815-b、锁存电路825-b及解码器830-b，其分别可为参考图3到5描述的反馈电路、锁存电路及解码器的实例。

由第一取样事件中的符号导致的符号间干扰会影响一个以上后续取样事件中的一个以上后续符号。举例来说，第n符号会干扰n+1符号、n+2符号、n+3符号等等。当接收器包含分离结构(其中一个电路确定有关符号(例如n、n+2、n+4等)的第一子集的信息且另一电路确定有关符号(例如n+1、n+3、n+5等)的第二子集的信息)时，减少由符号间干扰导致的错误的反馈可变得更复杂。电路800说明不同电路810-a与810-b之间的反馈路径(例如反馈信号835-a及835-b)及相同电路810-a及810-b内的反馈路径(例如反馈信号835-c及835-d)。为了促进这些不同反馈路径，必须将不同延迟电路添加到每一多抽头反馈电路815-a及815-b。

反馈电路815-a可包含一或多个反馈电路820-a及820-b。反馈电路820-a可经配置以从电路810-b接收反馈信号，且反馈电路820-b可经配置以从电路810-a接收反馈信号。在一些情况中，反馈电路820-a及820-b可经并入到相同反馈电路中。反馈电路820-a及820-b可包含不同配置的延迟电路以确保反馈信号施加于正确取样时间。

反馈电路820-a及820-b可各自包含一或多个加权电路及/或一或多个延迟电路。在一些情况中，一或多个延迟电路可为时钟延迟元件(例如d触发器(dff))的实例。在一些情况中，可在锁存电路825-a及反馈电路820-a及820-b可与第一取样事件密切相关时排除第一dff。在一些实例中，回路展开可用于克服第一加权电路(例如包含于反馈电路820-a中)的时序约束，且由于在较低时钟信号速度下pvt变化较小，半速率及四分之一速率架构可用于减小后续加权电路的时序。

在一些情况中，反馈电路820-a可经耦合到第一电路810-a的输入及第二电路810-b的输出(例如反馈信号835-b)。反馈电路820-b可与第一电路810-a的输入及第一电路810-a的输出(例如反馈信号835-a)耦合。

在一些实例中，反馈电路815-a可与锁存电路825-a耦合。举例来说，反馈电路820-a可与反馈电路820-b耦合。在此类情况中，反馈电路820-b可与锁存电路825-a耦合。锁存电路825-a可包含strongarm锁存器。在一些实例中，锁存电路825-a可与解码器830-a耦合。

反馈电路815-b可包含一或多个反馈电路820-c及820-d。反馈电路820-c可经配置以从电路810-a接收反馈信号，且反馈电路820-d可经配置以从电路810-b接收反馈信号。在一些情况中，反馈电路820-c及820-d可经并入到相同反馈电路中。反馈电路820-c及820-d可包含不同配置的延迟电路以确保反馈信号施加于正确取样时间。

反馈电路820-c及820-d可各自包含一或多个加权电路及/或一或多个延迟电路。在一些情况中，一或多个延迟电路可为时钟延迟元件(例如dff)的实例。反馈电路820-c可经耦合到第二电路810-b的输入及第一电路810-a的输出(例如反馈信号835-a)。反馈电路820-d可与第二电路810-b的输入及第二电路810-b的输出(例如反馈信号835-b)耦合。

在一些实例中，反馈电路815-b可与锁存电路825-b耦合。举例来说，反馈电路820-c可与反馈电路820-d耦合。在此类情况中，反馈电路820-d可与锁存电路825-b耦合。锁存电路825-b可包含strongarm锁存器。在一些实例中，锁存电路825-b可与解码器830-b耦合。

在一些情况中，反馈电路815-a可接收信号805-a，其可为参考图3到5描述的信号的实例。信号805-a可为差分信号的实例。在一些情况中，信号805-a可与信号的第一电压电平相关联。在此类情况中，第一电路810-a可确定信号的第一电压电平。在一些情况中，第一电路810-a可确定用于与时钟信号的上升边缘相关联的第一取样事件的信号的第一电压电平。

在一些实例中，反馈电路815-a可接收信号805-a且将信号805-a输出到锁存电路825-a。在一些情况中，锁存电路825-a可产生反馈信号835-a且将反馈信号835-a传输到反馈电路815-b及反馈电路815-b。在此类情况中，反馈电路820-c可接收反馈信号835-a。举例来说，反馈电路820-c可修改输入于第二电路810-b中的信号用于与时钟信号相关联的第一取样事件之后(例如，在第一电路810-a确定用于第一取样事件的信号的第一电压电平之后)的多个取样事件。

在其它实例中，反馈电路820-b可接收反馈信号835-a。举例来说，反馈电路820-b可使反馈信号835-a延迟与时钟信号相关联的至少一个取样事件。在此类情况中，反馈电路820-b可修改输入到第一电路810-a中的信号805-a用于在第一取样事件之后发生的多个取样事件。在一些情况中，解码器830-a可从锁存电路825-a接收反馈信号835-a。举例来说，解码器830-a可从锁存电路825-a接收反馈信号835-a且基于反馈信号835-a确定与信号805-a相关联的符号。

反馈电路815-b可接收信号805-b，其可为参考图4描述的信号410-b的实例。信号805-b可为差分信号的实例。在一些情况中，信号805-b可与信号的第二电压电平相关联。在此类情况中，第二电路805-b可确定信号的第二电压电平。在一些情况中，第二电路810-b可确定用于与时钟信号的下降边缘相关联的第二取样事件的信号的第二电压电平。

在一些实例中，反馈电路815-b可接收信号805-b且将信号805-b输出到锁存电路825-b。在一些情况中，锁存电路825-b可产生反馈信号835-b且将反馈信号835-b传输到反馈电路815-a及反馈电路815-b。在此类情况中，反馈电路820-a可接收反馈信号835-b。举例来说，反馈电路820-a可使反馈信号835-b延迟。在此类情况中，反馈电路820-a可接收反馈信号835-b且修改信号805-a用于在第二取样事件之后发生的多个取样事件。举例来说，信号805-a的修改可基于在第二电路810-b中确定的第二电压。

在其它实例中，反馈电路820-d可接收反馈信号835-b。举例来说，反馈电路820-d可使反馈信号835-b延迟与时钟信号相关联的至少一个取样事件。在此类情况中，反馈电路820-d可修改输入到第二电路810-b中的信号805-b用于在第二取样事件之后发生的多个取样事件。在一些情况中，解码器830-b可从锁存电路825-b接收反馈信号835-b。举例来说，解码器830-b可基于反馈信号835-b确定与信号805-b相关联的符号。

图9展示根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器装置905的框图900。存储器装置905可为参考图1及2描述的存储器装置110及200的方面的实例。存储器装置905可包含信号接收器910、电压电平确定组件915、信号修改器920、信号比较器925、加权组件930、延迟组件935、反馈信号组件940、符号组件945及偏压组件950。这些组件中的每一者可直接或间接彼此通信(例如，经由一或多个总线)。

信号接收器910可接收使用包含三个或三个以上电压电平的调制方案调制的信号。在一些实例中，信号接收器910可接收使用包含三个或三个以上电压电平的调制方案调制的信号的第一差分部分及第二差分部分。在一些实例中，信号接收器910可通过解码器接收第一反馈信号及第二反馈信号。

在一些实例中，信号接收器910可经由与主机装置及存储器装置耦合的通道接收单端信号。在一些实例中，信号接收器910可接收第一控制信号，其中施加第一偏压是基于接收第一控制信号。在一些实例中，信号接收器910可接收第二控制信号，其中施加第二偏压是基于接收第二控制信号。

电压电平确定组件915可由第一电路在与时钟信号的上升边缘相关联的第一取样事件期间确定信号的第一电压电平。在一些实例中，电压电平确定组件915可由第二电路在第二取样事件期间基于修改输入到第二电路的信号来确定信号的第二电压电平。在一些实例中，电压电平确定组件915可基于将第一偏压施加于第一差分部分及将第二偏压施加于第二差分部分来识别信号的电压电平的至少一部分。

信号修改器920可由反馈电路在与时钟信号的下降边缘相关联的第二取样事件期间基于确定在第一取样事件中发生的第一电压电平来修改发送到第二电路的信号。在一些实例中，输出差分信号可基于接收单端信号，其中信号包含差分信号。

信号比较器925可比较信号与第一参考电压，其中修改信号是至少部分基于比较信号与第一参考电压。在一些实例中，信号比较器925可比较信号与第二参考电压，其中修改信号是至少部分基于比较信号与第一参考电压。

在一些实例中，信号比较器925可基于施加第一偏压来比较信号的第一差分部分的第一电压电平与第一参考电压。在一些实例中，信号比较器925可基于施加第二偏压来比较信号的第二差分部分的第二电压电平与第二参考电压。

加权组件930可基于至少一个反馈参数使第一反馈信号及第二反馈信号加权，其中修改信号是基于使第一反馈信号及第二反馈信号加权。

延迟组件935可使第一反馈信号延迟，其中修改输入到第二电路中的信号是基于使第一反馈信号延迟。

反馈信号组件940可基于比较信号与第一参考电压来将第一反馈信号发送到反馈电路。在一些实例中，反馈信号组件940可基于比较信号与第二参考电压来将第二反馈信号发送到反馈电路，其中修改输入到第二电路中的信号是基于发送第一反馈信号及第二反馈信号。

在一些实例中，反馈信号组件940可基于比较信号的第一差分部分与第一参考电压来输出反馈信号的第一差分部分。在一些实例中，反馈信号组件940可基于比较信号的第二差分部分与第二参考电压来输出反馈信号的第二差分部分。

符号组件945可基于接收第一反馈信号及第二反馈信号来确定在第一取样事件期间传输的信号的符号。

偏压组件950可基于接收信号的第一差分部分来将第一偏压施加于第一差分部分以识别第一差分部分的第一电压电平。在一些实例中，偏压组件950可基于接收信号的第二差分部分来将第二偏压施加于第二差分部分以识别第二差分部分的第二电压电平，其中第二偏压不同于第一偏压。

图10展示说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的一或多个方法1000的流程图。方法1000的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法1000的操作可由参考图9描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行描述的功能。另外或替代地，存储器装置可使用专用硬件执行描述的功能的方面。

在1005，存储器装置可接收使用包含三个或三个以上电压电平的调制方案调制的信号。操作1005可根据本文中描述的方法执行。在一些实例中，操作1005的方面可由参考图9描述的信号接收器执行。

在1010，存储器装置可由第一电路在与时钟信号的上升边缘相关联的第一取样事件期间确定信号的第一电压电平。操作1010可根据本文中描述的方法执行。在一些实例中，操作1010的方面可由参考图9描述的电压电平确定组件执行。

在1015，存储器装置可由反馈电路在与时钟信号的下降边缘相关联的第二取样事件期间基于确定在第一取样事件中发生的第一电压电平来修改发送到第二电路的信号。操作1015可根据本文中描述的方法执行。在一些实例中，操作1015的方面可由参考图9描述的信号修改器执行。

在1020，存储器装置可由第二电路在第二取样事件期间基于修改输入到第二电路中的信号来确定信号的第二电压电平。操作1020可根据本文中描述的方法执行。在一些实例中，操作1020的方面可由参考图9描述的电压电平确定组件执行。

在一些实例中，本文中描述的设备可执行一或多个方法，例如方法1000。设备可包含用于以下各者的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收使用包含三个或三个以上电压电平的调制方案调制的信号；由第一电路在与时钟信号的上升边缘相关联的第一取样事件期间确定信号的第一电压电平；由反馈电路在与时钟信号的下降边缘相关联的第二取样事件期间基于确定在第一取样事件中发生的第一电压电平来修改发送到第二电路的信号；及由第二电路在第二取样事件期间基于修改输入到第二电路中的信号来确定信号的第二电压电平。

本文中描述的方法1000及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：比较信号与第一参考电压，其中修改信号是至少部分基于比较信号与第一参考电压；及比较信号与第二参考电压，其中修改信号是至少部分基于比较信号与第一参考电压。

本文中描述的方法1000及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：基于比较信号与第一参考电压来将第一反馈信号发送到反馈电路；及基于比较信号与第二参考电压来将第二反馈信号发送到反馈电路，其中修改输入到第二电路中的信号可基于发送第一反馈信号及第二反馈信号。

本文中描述的方法1000及设备的一些实例可进一步包含用于基于至少一个反馈参数使第一反馈信号及第二反馈信号加权的操作、特征、构件或指令，其中修改信号可基于使第一反馈信号及第二反馈信号加权。

本文中描述的方法1000及设备的一些实例可进一步包含用于使第一反馈信号延迟的操作、特征、构件或指令，其中修改输入到第二电路中的信号可基于使第一反馈信号延迟。

本文中描述的方法1000及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：由解码器接收第一反馈信号及第二反馈信号；及基于接收第一反馈信号及第二反馈信号来确定在第一取样事件期间传输的信号的符号。

本文中描述的方法1000及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：经由与主机装置及存储器装置耦合的通道接收单端信号；及基于接收单端信号来输出差分信号，其中信号包含差分信号。

图11展示说明根据本文中公开的实例的支持用于存储器装置中的多电平信令的反馈的一或多个方法1100的流程图。方法1100的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法1100的操作可由参考图9描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行描述的功能。另外或替代地，存储器装置可使用专用硬件执行描述的功能的方面。

在1105，存储器装置可接收使用包含三个或三个以上电压电平的调制方案调制的信号的第一差分部分及第二差分部分。操作1105可根据本文中描述的方法执行。在一些实例中，操作1105的方面可由参考图9描述的信号接收器执行。

在1110，存储器装置可基于接收信号的第一差分部分来将第一偏压施加于第一差分部分以识别第一差分部分的第一电压电平。操作1110可根据本文中描述的方法执行。在一些实例中，操作1110的方面可由参考图9描述的偏压组件执行。

在1115，存储器装置可基于接收信号的第二差分部分来将第二偏压施加于第二差分部分以识别第二差分部分的第二电压电平，其中第二偏压不同于第一偏压。操作1115可根据本文中描述的方法执行。在一些实例中，操作1115的方面可由参考图9描述的偏压组件执行。

在1120，存储器装置可基于将第一偏压施加于第一差分部分及将第二偏压施加于第二差分部分来识别信号的电压电平的至少一部分。操作1120可根据本文中描述的方法执行。在一些实例中，操作1120的方面可由参考图9描述的电压电平确定组件执行。

在一些实例中，本文中描述的设备可执行一或多个方法，例如方法1100。设备可包含用于以下各者的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收使用包含三个或三个以上电压电平的调制方案调制的信号的第一差分部分及第二差分部分；基于接收信号的第一差分部分来将第一偏压施加于第一差分部分以识别第一差分部分的第一电压电平；基于接收信号的第二差分部分来将第二偏压施加于第二差分部分以识别第二差分部分的第二电压电平，其中第二偏压不同于第一偏压；及基于将第一偏压施加于第一差分部分及将第二偏压施加于第二差分部分来识别信号的电压电平的至少一部分。

本文中描述的方法1100及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：接收第一控制信号，其中施加第一偏压可基于接收第一控制信号；及接收第二控制信号，其中施加第二偏压可基于接收第二控制信号。

本文中描述的方法1100及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：基于施加第一偏压来比较信号的第一差分部分的第一电压电平与第一参考电压；及基于施加第二偏压来比较信号的第二差分部分的第二电压电平与第二参考电压。

本文中描述的方法1100及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：基于比较信号的第一差分部分与第一参考电压来输出反馈信号的第一差分部分；及基于比较信号的第二差分部分与第二参考电压来输出反馈信号的第二差分部分。

应注意，上述方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或两者以上的方面。

本文中描述的信息及信号可使用各种不同工艺及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有各种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代组件之间支持组件之间的信号流动的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么可认为组件彼此电子通信(或导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可为基于包含经连接组件的装置的操作的开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，可在一时间内例如使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。

术语“耦合”指代从组件之间的开路关系(其中信号目前不能经由导电路径在组件之间传送)移动到组件之间的闭路关系(其中信号能够经由导电路径在组件之间传送)的状态。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的变化。

术语“隔离”指代其中信号目前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当定位于组件之间的开关打开时，由开关分离的两个组件彼此隔离。当控制器隔离两个组件时，控制器引起防止信号使用先前准许信号流动的导电路径在组件之间流动的变化。

本文中论述的装置(包含存储器装置)可经形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)或另一衬底上半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或任何其它掺杂方法执行。

本文中论述的开关组件或晶体管可表示场效晶体管(fet)且包括包含源极、漏极及栅极的三端子装置。端子可通过例如金属的导电材料连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如简并)半导体区域。源极及漏极可通过轻掺杂半导体区域或通道分离。如果通道是n型(即，多数载子是信号)，那么fet可称为n型fet。如果通道是p型(即，多数载子是空穴)，那么fet可称为p型fet。通道可由绝缘栅极氧化物覆盖。通道导电性可通过将电压施加于栅极来控制。举例来说，将正电压或负电压分别施加于n型fet或p型fet可导致通道变成导电的。晶体管可在将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时“接通”或“激活”。晶体管可在将小于晶体管的阈值电压的电压施加于晶体管栅极时“关断”或“取消激活”。

本文中陈述的描述连同附图描述实例配置且不代表可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选的”或“优于其它实例”。详细描述包含用于提供对描述技术的理解的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免模糊描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可通过使参考标记后接短划线及区分类似组件的第二标记来区分。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任何者，不管第二参考标记为何。

本文中描述的信息及信号可使用各种不同工艺及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。

本文中结合公开内容描述的各种说明框及模块可用经设计以执行本文中描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但替代地，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可经实施为计算装置的组合(例如dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此配置)。

本文中描述的功能可经实施于硬件、由处理器执行的软件、固件或其任何组合中。如果经实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或作为一或多个指令或代码经由计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，本文中描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任何者的组合实施。实施功能的特征也可物理地定位于各个位置处，其包含经分布使得功能的部分在不同物理位置处实施。而且，如本文中(包含在权利要求书中)使用，项目列表(例如由例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中使用的“或”指示包含性列表，使得例如a、b或c中的至少一者的列表意味着a或b或c或ab或ac或bc或abc(即，a及b及c)。而且，如本文中使用，短语“基于…”不应被解释为参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件a”的示范性步骤可基于条件a及条件b两者。换句话说，如本文中使用，短语“基于…”应以相同于短语“至少部分基于…”的方式解释。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体，其包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接都适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(dsl)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么媒体定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(dsl)或无线技术(例如红外线、无线电及微波)。如本文中使用，磁盘及光盘包含cd、激光盘、光盘、数字多功能光盘(dvd)、软盘及蓝光盘，其中磁盘通常磁性地复制数据，而光盘用激光光学地复制数据。上述内容的组合也包含于计算机可读媒体的范围内。

提供本文的描述来使所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不脱离本公开的范围的情况下，本文中定义的一般原理可应用到其它变体。因此，本公开不限于本文中描述的实例及设计，而是应被给予与本文中公开的原理及新型特征一致的最广范围。