基于忆阻元件和蕴含逻辑的非易失性存储器

文档序号:26128394发布日期:2021-08-03 13:13阅读:117来源:国知局
基于忆阻元件和蕴含逻辑的非易失性存储器
本实用新型涉及集成电路存储器基本电路设计领域,具体涉及一种基于忆阻元件和蕴含逻辑的非易失性存储器。
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:参见图1所示,传统的1t1m存储单元,当写入电压不足时,忆阻器会写入失效,存储错误无法纠正,读出时需要借助纠错算法解决,而且纠错位数有限;此外,由于忆阻器的不均匀性,读出电路的参考电阻值不太好确定,这给读出电路的设计带来了诸多不便。为解决上述问题,参见图2所示,给出了在经典1t1m存储单元结构的基础上进行改进的1t2m存储单元,新加入了一个忆阻器作为存储单元,当电路正常存储数据时,两个忆阻器的阻态始终相反,单元选通时在sl端加一个小电压,通过晶体管的电流会将bl、blb上拉至不同电位,并且二者相差很大,那么就可以通过差分放大电路读出存储的值,免去了参考电压的选择,简化了读出电路的设计。但是问题在于,第二个忆阻器加入的同时也引入了更多的不确定因素,当单元发生写入失效时将难以分析内部忆阻器状态而削弱了该单元结构的实用性。蕴含逻辑是一种布尔运算,2010年8月美国惠普实验室发表在《nature》的文章描述了一种基于忆阻器的蕴含逻辑结构,其最简单的结构参见图3所示,由两个忆阻器和一个定值电阻组成,在两忆阻器正极分别施加vcond与vset(vset为忆阻器的置“1”(忆阻器阻态置低)电压,vcond小于vset)。蕴含逻辑的真值表如表1所示:表1:蕴含逻辑的真值表pqp→qh(0)h(0)l(1)h(0)l(1)l(1)l(1)h(0)h(0)l(1)l(1)l(1)技术实现要素:本实用新型目的是提供一种基于忆阻元件和蕴含逻辑的非易失性存储器,能够在读取数据时忽略写入失效带来的错误,同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。本实用新型的技术方案是:一种基于忆阻元件和蕴含逻辑的非易失性存储器,包括一选通管;用于存储写入时的数据的第一忆阻器;用于辅助判断第一忆阻器是否写入正确的第二忆阻器;一定值电阻;所述选通管的源极电性连接到dl端,所述选通管的栅极电性连接到wl端,所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端,所述第一忆阻器的正极电性连接到bl端,所述第二忆阻器的正极电性连接到cl端,所述定值电阻的另一端接地。上述技术方案中,所述选通管选用nmos选通管。上述技术方案中,所述第一忆阻器和第二忆阻器构成蕴含变量,与定值电阻一起构成蕴含逻辑判断。上述技术方案中,当需要读取非易失性存储器输出节点电压时,将bl端接地,cl端接vread,使得第二忆阻器与定值电阻构成并联关系后再与第一忆阻器串联。本实用新型的优点是:本实用新型的存储器单元结构包含1个nmos选通管,2个忆阻器和1个定值电阻,能够在读取数据时忽略写入失效带来的错误,同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。附图说明下面结合附图及实施例对本实用新型作进一步描述:图1为
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中经典1t1m存储单元结构图。图2为
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中改进的1t2m存储单元结构图。图3为
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中蕴含操作结构示意图。图4是本实用新型实施例一的存储器单元结构图。图5是本实用新型实施例一中单元写1时序图。图6是本实用新型实施例一中单元写0时序图。图7是本实用新型实施例一的单元写操作完整循环示意图。图8是本实用新型实施例一的读取时结构图。图9是本实用新型实施例一的单元值读取及失效判断电路示意图。具体实施方式实施例一:参见图4所示,一种基于忆阻元件和蕴含逻辑的非易失性存储器,包括一选通管n1;用于存储写入时的数据的第一忆阻器m1;用于辅助判断第一忆阻器m1是否写入正确的第二忆阻器m2;一定值电阻rg;所述选通管n1的源极电性连接到dl端,所述选通管n1的栅极电性连接到wl端,所述选通管n1的漏极分别电性连接到第一忆阻器m1的负极、第二忆阻器m2的负极和定值电阻rg的一端,所述第一忆阻器m1的正极电性连接到bl端,所述第二忆阻器m2的正极电性连接到cl端,所述定值电阻rg的另一端接地。具体地,所述选通管选用nmos选通管。本实用新型的存储器的写入过程分为两步:①通过蕴含操作将电路要写入的下一个状态预先存入到第二忆阻器m2中;②对第一忆阻器m1单独写入,正常写入情况下第一忆阻器m1和第二忆阻器m2的阻态最终应保持一致。需要注意的是,考虑到要使得电路状态能够构成完整的循环,需要在每次写操作之前对第二忆阻器m2置高阻态(所以每次写入操作实际上有三步),且该操作过程中施加在dl端上的电压应当大于一般reset电压,即图5、6前三分之一时序中的dl应当略高于普通高电平。而本实用新型存储器的完整的操作循环应如图7所示。参见图8所示,本实用新型的存储器单元在读取时,将bl端接地,cl端接vread,此时第一忆阻器m1与定值电阻rg并联。以高组态rh/rg/低阻态rl分别为100/10/1为例,此时当电路存“0”,第一忆阻器m1与第二忆阻器m2均为高阻态,m1//rg≈rg,节点电压为vread/11;当电路存“1”时,第一忆阻器m1与第二忆阻器m2均为低阻态,m1//rg≈m1,节点电压为vread/2。当本实用新型的存储器单元写入失效时,即写第一忆阻器m1失效,电路的状态会出现两种情况:当电路原先存“0”时,两个忆阻器m1、m2的阻态分别为h、l,此时节点电压为10vread/11;当电路原先存“1”时,两个忆阻器m1、m2的阻态分别为l、h,此时节点电压为vread/101。将四组情况整理成表2,如下所示:表2存储单元不同写入情况写0失效存“0”(写0成功)存“1”(写1成功)写1失效忆阻器m1lhlh忆阻器m2hhll节点电压vovread/101vread/11vread/210vread/11根据表2可以很明显看出四种情况的节点电压之间存在一定的裕度,所以通过比较节点电压便可清楚的知道该单元存的数据(即使写入失效),而且通过两级比较便可得知单元是写“0”失效或是写“1”失效,结合配套的纠正方案,便可实现存储单元的自容错。该方案的读取电路以及写失效判定电路由两级比较过程完成,比较电路参见图9所示。参考电压取值范围如下:vread/11<vref1<vread/2;vread/101<vref2<vread/11;vread/2<vref3<10vread/11。本实用新型的存储器单元初始化时对单元进行forming操作,此时所有忆阻器阻态均被置高,即所有存储单元均存“0”。现假设对单元进行写“1”操作,则对各端口施加图5所示的时序,(图5、图6时序均可按wl电压变化分为三段,第一段为第二忆阻器m2置高,第二段为蕴含操作,即m1impm2,第三段为第一忆阻器m1写入,特别注意的是每次写入过程中对第二忆阻器m2的置高设置都要使用很大的reset电压进行设置以确保置高成功,这样做还能增加第二忆阻器m2的写入寿命)若单元忆阻器写入正常,则单元内两阻态均为低阻态。读取时再将选通管n1关闭,bl端和cl端如图8所示加偏置电压,将节点接入图9所示比较电路。而此时vo将会在vread/2左右(考虑到忆阻器阻值存在不均一性),经过第一级比较器便可得出单元所存储的值,readout输出结果应为1,即写入的值;通过第二级比较器,write“1”failure信号将会输出0,即写“1”没有发生失效。然而当上述写“1”过程中第一忆阻器m1被写入失败,那么第一忆阻器m1将会继续保持在偏高的阻态,那么在读取时节点电压将会接近10vread/11,此时readout结果仍然为1,通过第二级比较器时,write“1”failure信号将会输出1,即写“1”失效,该信号会送至纠错电路,对该单元的第一忆阻器m1进行重新写入。当然上述实施例只为说明本实用新型的技术构思及特点,其目的在于让熟悉此项技术的人能够了解本实用新型的内容并据以实施,并不能以此限制本实用新型的保护范围。凡根据本实用新型主要技术方案的精神实质所做的修饰,都应涵盖在本实用新型的保护范围之内。当前第1页12
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