将NAND串的邻近字线驱动到目标电压电平的制作方法

本公开大体上涉及集成电路操作，且特定来说，在一或多个实施例中，本公开涉及将导体驱动到目标电压电平。

背景技术：

集成电路装置遍历广泛范围的电子装置。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)及快闪存储器。

快闪存储器已发展成用于广泛电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储密度、高可靠性及低功耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如相变或极化)，存储器单元的阈值电压(vt)中的变化确定每一存储器单元的数据状态(例如数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏机、家用电器、载具、无线装置、移动电话及可拆卸存储器模块，且非易失性存储器的用途继续扩展。

nand快闪存储器是快闪存储器装置的常见类型，因此需要布置基本存储器单元配置的逻辑形式。通常，nand快闪存储器装置的存储器单元阵列经布置使得阵列的一行的每一存储器单元的控制门连接在一起以形成例如字线的存取线。阵列的列包含一起串联连接于一对选择门(例如源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称为nand串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到例如列位线的数据线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用多于一个选择门的变化是已知的。

集成电路装置通常含有通常很接近的多个导体。导体的尺寸通常很小，且特定尺寸可为约25nm或更小。且导体还可定位在与两个或更多个邻近导体相距约25nm或更小处。这些特性可导致显著电阻及电容耦合问题，此可不利地影响将导体驱动到目标电压电平的能力。

附图说明

图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。

图2a到2b是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。

图2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列的一部分的元件的透视图。

图3a是证实与实施例一起使用的其电阻及电容特性的导体的概念描绘。

图3b是描绘过度驱动图3a中描绘的类型的导体的优点的理想化波形的曲线图。

图3c是图3a中描绘的类型的邻近导体的概念描绘。

图4a是如可用于参考图1描述的类型的存储器装置中的存储器单元阵列的一部分的示意图。

图4b是如可与图4a的存储器单元阵列的部分一起使用的全局存取线的驱动器配置的示意图。

图5a到5b描绘使用相关技术的各种过度驱动条件的邻近导体及其驱动器的波形。

图6是在与实施例一起使用的编程操作之后多个存储器单元的阈值电压分布的概念描绘。

图7描绘使用根据实施例的条件与相关技术的过度驱动条件相比的邻近导体及其驱动器的波形。

图8a到8b描绘在感测操作期间使用根据实施例的条件与相关技术的过度驱动条件相比的邻近导体及其驱动器的波形。

图9在概念上描绘根据实施例的使用过度驱动条件的邻近导体的预期经施加电压电平。

图10是根据实施例的驱动导体的方法的流程图。

图11是根据另一实施例的驱动导体的方法的流程图。

图12是根据实施例的操作存储器的方法的流程图。

图13是根据另一实施例的驱动导体的方法的流程图。

具体实施方式

在以下详细描述中，参考形成其一部分的附图，且附图中通过说明展示特定实施例。在图中，相似的参考数字描述贯穿若干视图的基本上类似组件。可利用其它实施例，且可在不背离本公开的范围的情况下做出结构、逻辑及电变化。因此，以下详细描述不应以限制性意义理解。

本文中使用的术语“半导体”可指代例如材料层、晶片或衬底，且包含任何基础半导体结构。应将“半导体”理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂及未掺杂半导体、由基础半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当参考以下描述中的半导体时，可能已利用先前工艺步骤以在基础半导体结构中形成区/结，且术语半导体可包含含有此类区/结的底层层。

除非从上下文明显看出，否则本文中所使用的术语“导电的”以及其各种相关形式(例如传导的、导电地、传导、导电、导电性等)是指导电。类似地，除非从上下文明显看出，否则本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如连接(connect)、经连接、连接(connection)等)是指电连接。

在本文中应认识到，即使在可能预期值是相等的情况下，工业处理及操作的可变性及准确性也可导致与其预期值不同。这些可变性及准确性通常将取决于用于集成电路装置的制造及操作中的技术。因而，如果预期值是相等的，那么将那些值视为相等，而无论其所得值为何。

使导体达到目标电压电平的时序可为集成电路装置的操作速度中的重要因素。正如指出，集成电路装置的导体可具有小的尺寸且经放置成很接近邻近导体。这些特性可不利地影响可将导体驱动到目标(例如期望)电压电平的速度。各种实施例力图促进改进使导体达到目标电压电平的时序。尽管各种实施例将特定参考存储器的字线来论述，但概念可应用到其它类型的邻近导体。

图1是根据实施例的与作为第三设备(呈电子系统形式)的部分的第二设备(呈处理器130形式)通信的第一设备(呈存储器(例如存储器装置)100形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏机、家用电器、载具、无线装置、移动电话及类似物。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。

存储器装置100包含逻辑地布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常被选择性地连接到同一数据线(通常称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程到至少两种目标数据状态中的一者。

行解码电路系统108及列解码电路系统110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含用于管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100输出的输入/输出(i/o)控制电路系统112。地址寄存器114与i/o控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112及控制逻辑116通信以锁存传入命令。

控制器(例如存储器装置100内部的控制逻辑116)响应于命令控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如感测操作[其可包含读取操作及验证操作]、编程操作及/或擦除操作)，且可经配置以执行根据实施例的方法。控制逻辑116与行解码电路系统108及列解码电路系统110通信以响应于地址控制行解码电路系统108及列解码电路系统110。

控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118在存储器单元阵列104忙于(分别地)写入或读取其它数据时根据控制逻辑116的引导锁存传入或传出数据以临时存储数据。在编程操作(例如写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着，新数据可从i/o控制电路系统112锁存于高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传递到i/o控制电路系统112以输出到外部处理器130；接着，新数据可从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页面缓冲器(例如，可形成存储器装置100的页面缓冲器的一部分)。页面缓冲器可进一步包含用于例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态的感测装置(图1中未展示)。状态寄存器122可与i/o控制电路系统112及控制逻辑116通信以锁存状态信息以输出到处理器130。

存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。所述控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#及写入保护wp#。可取决于存储器装置100的性质经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及经由i/o总线134将数据输出到处理器130。

举例来说，命令可经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路系统112处接收，且接着，可被写入到命令寄存器124中。地址可经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路系统112处接收，且接着，可被写入到地址寄存器114中。数据可经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]在i/o控制电路系统112处接收，且接着，可被写入到高速缓存寄存器118中。数据随后可被写入到数据寄存器120中以对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓存寄存器118，且数据可被直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出。尽管可参考i/o引脚，但其可包含由外部装置(例如处理器130)提供到存储器装置100的电连接的任何导电节点，例如通常所使用的导电垫或导电凸块。

所属领域的技术人员应了解，可提供额外电路系统及信号，且已经简化了图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不必被分隔到集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可经调适以执行图1的多于一个块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1的单个块组件的功能性。

另外，虽然根据用于接收及输出各种信号的流行惯例描述特定i/o引脚，但应注意，在各种实施例中可使用i/o引脚(或其它i/o节点结构)的其它组合或数目。

图2a是如可用于参考图1描述的类型的存储器中的存储器单元阵列200a(例如nand存储器阵列)的一部分(例如，作为存储器单元阵列104的一部分)的示意图。存储器阵列200a包含存取线(例如字线2020到202n)及数据线(例如位线2040到204m)。字线202可以多对一关系连接到图2a中未展示的全局存取线(例如全局字线)。对于一些实施例，存储器阵列200a可经形成在半导体上，例如，可经导电掺杂以具有某一导电性类型(例如，例如用于形成p阱的p型导电性，或例如用于形成n阱的n型导电性)。

存储器阵列200a可经布置成行(每一者对应于字线202)及列(每一者对应于位线204)。每一列可包含串联连接的存储器单元(例如非易失性存储器单元)串，例如nand串2060到206m中的一者。每一nand串206可经连接(例如选择性地连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于数据存储的非易失性存储器单元。每一nand串206的存储器单元208可串联连接于选择门210(例如场效应晶体管)(例如选择门2100到210m中的一者(例如，其可为源极选择晶体管，通常称为选择门源极))与选择门212(例如场效应晶体管)(例如选择门2120到212m中的一者(例如，其可为漏极选择晶体管，通常称为选择门漏极))之间。选择门2100到210m可共同连接到选择线214(例如源极选择线(sgs))，且选择门2120到212m可共同连接到选择线215(例如漏极选择线(sgd))。尽管描绘为传统场效应晶体管，但选择门210及212可利用类似于(例如相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收同一或独立控制信号。

每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每一选择门210可经配置以选择性地将对应nand串206连接到共同源极216。每一选择门210的控制门可连接到选择线214。

每一选择门212的漏极可连接到对应nand串206的位线204。举例来说，选择门2120的漏极可连接到对应nand串2060的位线2040。每一选择门212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择门2120的源极可连接到对应nand串2060的存储器单元208n。因此，每一选择门212可经配置以选择性地将对应nand串206连接到对应位线204。每一选择门212的控制门可连接到选择线215。

图2a中的存储器阵列可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、nand串206及位线204在基本上平行平面中延伸。替代地，图2a中的存储器阵列可为三维存储器阵列，例如其中nand串206可基本上垂直于含有共同源极216的平面及可基本上平行于含有共同源极216的平面的含有位线204的平面延伸。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如浮动栅极、电荷陷阱，或经配置以存储电荷的其它结构)，及控制门236，如图2a中展示。数据存储结构234可包含导电结构及介电结构两者，而控制门236通常由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有经定义源极/漏极(例如源极)230及经定义源极/漏极(例如漏极)232。存储器单元208使其控制门236连接到(且在一些情况中形成)字线202。

存储器单元208的列可为nand串206或选择性地连接到给定位线204的多个nand串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。一行存储器单元208可(但不是必须的)包含共同连接到给定字线202的所有存储器单元208。数行存储器单元208通常可被划分到存储器单元208的一或多个群组的物理页面中，且存储器单元208的物理页面通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202n且选择性地连接到偶数位线204(例如位线2040、2042、2044等)的存储器单元208可为一个物理页面的存储器单元208(例如偶数存储器单元)，而共同连接到字线202n且选择性地连接到奇数位线204(例如位线2041、2043、2045等)的存储器单元208可为另一物理页面的存储器单元208(例如奇数存储器单元)。尽管在图2a中未明确描绘位线2043到2045，但从图中显而易见，存储器单元阵列200a的位线204可从位线2040被连续编号到位线204m。共同连接到给定字线202的其它分组的存储器单元208还可定义存储器单元208的物理页面。针对特定存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页面。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页面的部分(在一些实施例中，其可仍为整行)(例如，存储器单元的上页面或下页面)可被视为存储器单元的逻辑页面。存储器单元块可包含经配置以被一起擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如共享共同字线202的所有nand串206)。除非明确区分，否则在本文中对存储器单元页面的参考是指存储器单元的逻辑页面的存储器单元。

尽管图2a的实例是结合nand快闪论述的，但本文中描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如经配置以存储电荷的sonos或其它数据存储结构)及其它架构(例如and阵列、nor阵列等)。

图2b是如可用于参考图1描述的类型的存储器中的存储器单元阵列200b的一部分(例如，作为存储器单元阵列104的一部分)的另一示意图。图2b中相似编号的元件对应于关于图2a所提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入可包含半导体支柱的垂直结构，其中支柱的一部分可用作nand串206的存储器单元的通道区。nand串206每一者可通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)被选择性地连接到位线2040到204m且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)被选择性地连接到共同源极216。多个nand串206可被选择性地连接到同一位线204。nand串206的子集可通过加偏压于选择线2150到215k以选择性地激活处于nand串206与位线204之间的每一特定选择晶体管212来连接到其相应位线204。选择晶体管210可通过加偏压于选择线214来激活。每一字线202可连接到存储器阵列200b的多行存储器单元。通过特定字线202共同连接到彼此的数行存储器单元可统称为层面。

图2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列200c的一部分的元件的透视图。图2c中相似编号的元件对应于关于图2a所提供的描述。图2c提供三维nand存储器阵列结构的一个实例的替代细节。三维nand存储器阵列200c可并入可包含半导体支柱218的垂直结构，其中支柱218的一部分可用作nand串的存储器单元的通道区。支柱218每一者可以多对一关系连接到位线204及源极216。选择晶体管(例如漏极选择晶体管)212(图2c中未展示)可经形成在支柱218与选择线(例如漏极选择线)215的每一相交点处。选择晶体管(例如源极选择晶体管)210(图2c中未展示)可经形成在支柱218与选择线(例如源极选择线)214的每一相交点处。存储器单元208(图2c中未展示)可经形成在支柱与存取线(例如字线)202的每一相交点处。三维nand存储器阵列200c描绘字线202可经形成为导电板(例如平行导电板)，且每一字线202可邻近(例如紧邻)至少另一字线202。

图3a是证实与实施例一起使用的其电阻及电容特性的导体302的概念描绘。导体302可为分布式rc(电阻-电容)电路，且可对应于字线202。导体302的每一部分304可具有可由其构造材料及其尺寸造成的对应电阻306，且可具有可由其与相邻导体分离造成的对应电容308。导体302的一部分304的对应电阻306及电容308可与导体302的其它部分的对应电阻或电容相同或不同。即，导体302可具有一致的构造材料及尺寸，且与相邻导体具有一致的关系，或如在工业制造中很可能的情况是，导体302在构造材料、尺寸及/或与相邻导体的关系上可不同。无论如何，如果电压电平经施加到导体302的一个端，那么导体302的rc特性通常会导致在导体302的另一端达到那个电压电平之前延迟。

图3b是描绘过度驱动图3a中描绘的类型的导体的优点的理想化波形的曲线图。线310可表示导体302的目标电压电平(vtarget)。如果目标电压电平vtarget将被施加到导体302的近端，那么线312可表示导体302的远端随着时间推移的电压电平。为了减小导体302的远端处达到目标电压电平vtarget所需的时间长度，施加到导体302的近端的电压电平可在某一时段内被过度驱动。举例来说，施加到导体302的近端的电压电平在某一时段tod内可增加vtarget的某一部分kod(例如kod*vtarget)。乘积kod*vtarget可称为过度驱动电压差vod，且时段tod可称为过度驱动时间tod。

如果过度驱动电压差vod在过度驱动时间tod内被施加到导体302的近端且接着减小到目标电压电平vtarget，那么线316可表示导体302的远端随着时间推移的电压电平。可以看出，过度驱动时间tod内的过度驱动电压差vod的此使用可用于减小使导体302的远端达到其目标电压电平vtarget所需的时间长度。应明白，如果过度驱动电压差vod被施加过长时间，那么导体302将超过其目标电压电平vtarget。

图3c是图3a中描绘的类型的邻近导体302的概念描绘。图3c描绘导体302x可邻近(例如紧邻)导体302x+1及导体302x-1。导体302x可平行于导体302x+1及导体302x-1。导体302x在其与导体302x+1之间可具有电容组件308x+1。导体302x在其与导体302x-1之间可进一步具有电容组件308x-1。尽管图3c中未描绘，但导体302x与另外邻近导体之间可具有电容组件(然而通常程度较小)。举例来说，如果导体302x对应于图2a的字线202x，那么字线202x可具有与其紧邻字线202x+1具有值c1的第一电容组件、与其次级邻近字线202x+2具有值c2的第二电容组件、与其第三邻近字线202x+3具有值c3的第三电容组件，等等，其中c1>c2>c3>……。字线202x可在其另一侧上具有对应电容组件，例如在源极216侧上具有其它字线202。这些电容组件可干扰导体302x的电压电平的稳定时间。

将电压电平施加到导体可利用电压驱动器。在存储器装置的情况中，施加到存取线的电压电平可经分布到进一步使用全局存取线的存储器单元阵列的各个部分。图4a是如可用于参考图1描述的类型的存储器装置中的存储器单元阵列的一部分的示意图且描绘局部存取线(例如字线202)与全局存取线(例如全局字线402)之间的多对一关系。

如图4a中描绘，多个存储器块432可使其局部存取线(例如字线202)共同选择性地连接到多个全局存取线(例如全局字线402)。存储器块432可包含共同耦合到一组特定字线202的多个存储器串206。举例来说，图2a的存储器串2060到206m或其某部分可表示存储器块432。尽管图4a仅描绘了存储器块4320及4321(块0及块1)，但额外存储器块432可使其字线202依类似方式共同连接到全局字线402。类似地，尽管图4a仅描绘了四条字线202，但存储器块432可包含更少或更多条字线202。

为了促进对共同耦合到一组给定全局字线402的特定存储器块432的存储器存取操作，每一存储器块432可具有与其字线202呈一对一关系的一组对应块选择晶体管430。给定存储器块432的所述组块选择晶体管430的控制门可使其控制门共同连接到对应块选择线456。举例来说，针对存储器块4320，字线20200可通过块选择晶体管43000被选择性地连接到全局字线4020，字线20201可通过块选择晶体管43001被选择性地连接到全局字线4021，字线20202可通过块选择晶体管43002被选择性地连接到全局字线4022，且字线20203可通过块选择晶体管43003被选择性地连接到全局字线4023，而块选择晶体管43000到43003响应于在块选择线4560上接收的控制信号。

全局存取线通常连接到驱动器电路系统(例如电压驱动器)以将各种电压电平施加到全局存取线以用于各种存取操作。图4b是如可与图4a的存储器单元阵列的部分一起使用的全局存取线的驱动器配置的示意图。图4b展示全局存取线(例如全局字线4020到4023)可分别通过驱动器选择晶体管4360到4363被选择性地连接到全局存取线驱动器(例如全局字线驱动器4340到4343)。尽管驱动器选择晶体管4360到4363被展示为共同连接到单个驱动器选择线438，使得所有全局字线4020到4023共同连接到其相应全局字线驱动器4340到4343或共同与其相应全局字线驱动器4340到4343隔离，但每一驱动器选择晶体管436可接收其自身控制信号以允许个别连接或隔离。

图5a到5b描绘使用相关技术的各种过度驱动条件的邻近导体及其驱动器的波形。图5a及5b的实例每一者在图的左侧中描绘在过度驱动时间tod内施加过度驱动电压差vod的情况。图5a的右侧描绘其中过度驱动电压差vod增加了δvod的变化，而图5b的右侧描绘其中过度驱动时间tod增加了δtod的变化。在图5a及5b中，线540可表示由连接到经选择用于在过度驱动时间tod内使用过度驱动电压差vod进行感测操作(例如读取操作或验证操作)的字线(selwl)的第一端(例如近端)的电压驱动器施加的电压电平(例如读取电压vwlrv)。线542可表示所选择的字线selwl的第二端(例如远端)的电压电平。线544可表示施加到未经选择用于感测操作且邻近(例如紧邻)所选择的字线selwl的字线(wl±1)的第一端(例如近端)的电压电平(例如通过电压vpass1)。线546可表示未经选择字线wl±1的第二端(例如远端)的电压电平。线547可表示所选择的字线selwl的目标电压电平vtarget，且线549可表示通过电压vpass1的目标电压电平。

尽管线544未展现电压电平波动，但此是由于对未经选择字线wl±1被驱动的效应(例如电容耦合效应)，且并不表示希望改变施加到未经选择字线wl±1的电压电平。因此，如本文中使用，将特定电压电平施加到导体意味着经施加电压的预期电压电平具有特定电压电平。举例来说，通常利用电荷泵(图中未展示)以产生在集成电路装置的操作中利用的电压，且电荷泵可用于将电压电平供应到驱动器电路系统。电荷泵通常利用反馈控制来将其输出电压电平维持在某目标电压电平下。如果电荷泵的负载(例如接收输出电压电平的导体)经历了电压电平变化，那么电荷泵的输出电压电平可能趋向于遵循电压电平的变化直到反馈控制能够依一方式作出响应来使输出电压电平返回到其目标电压电平。因此，如本文中使用，此类波动并不表示经施加电压电平的变化。

在图5a中，线540a可表示由连接到经选择用于在过度驱动时间tod内使用过度驱动电压差vod+δvod进行感测操作的字线(selwl)的第一端(例如近端)的电压驱动器施加的电压电平(例如读取电压vwlrv)。线542a可表示所选择的字线selwl的第二端(例如远端)的电压电平。线544a可表示施加到未经选择用于感测操作且邻近(例如紧邻)所选择的字线selwl的字线(wl±1)的第一端(例如近端)的电压电平(例如通过电压vpass1)。线546a可表示未经选择字线wl±1的第二端(例如远端)的电压电平。

在图5b中，线540b可表示由连接到经选择用于在过度驱动时间tod+δtod内使用过度驱动电压差vod进行感测操作的字线(selwl)的第一端(例如近端)的电压驱动器施加的电压电平(例如读取电压vwlrv)。线542b可表示所选择的字线selwl的第二端(例如远端)的电压电平。线544b可表示施加到未经选择用于感测操作且邻近(例如紧邻)所选择的字线selwl的字线(wl±1)的第一端(例如近端)的电压电平(例如通过电压vpass1)。线546b可表示未经选择字线wl±1的第二端(例如远端)的电压电平。

图5a及5b中在过度驱动时间tod内使用过度驱动电压差vod的实例证实，由于所选择的字线selwl与未经选择字线wl±1之间的电容耦合，过度驱动所选择的字线selwl可导致线546的电压电平在过度驱动时间tod期间增加。应认识到，虽然可能希望在过度驱动时间tod的持续时间期间将通过电压vpass1施加到未经选择字线wl±1，但耦合效应可干扰电压驱动器维持那个电压电平的能力。一旦减小线540的电压电平，所选择的字线selwl与未经选择字线wl±1之间的电容耦合就可导致线542的电压电平在其返回到其目标电压电平547之前减小，从而增加所选择的字线selwl的稳定时间。使用增加过度驱动电压及/或过度驱动时间来减轻此类效应是众所周知的。

图5a的右侧的在过度驱动时间tod内使用过度驱动电压差vod+δvod的实例展现所选择的字线selwl与未经选择字线wl±1之间的类似电容耦合效应。然而，线542a的电压电平可通过在过度驱动时间tod内使用过度驱动电压差vod+δvod而被迫超过其目标电压电平vtarget。依此方式，一旦减小线540a的电压电平，所选择的字线selwl与未经选择字线wl±1之间的电容耦合就可导致线542a的电压电平减少，但其可比图5a的左侧的案例更快地返回到其目标电压电平547。

图5b的右侧的在过度驱动时间tod+δtod内使用过度驱动电压差vod的实例再次展现所选择的字线selwl与未经选择字线wl±1之间的类似电容耦合效应。然而，线542b的电压电平可通过在过度驱动时间tod+δtod内使用过度驱动电压差vod而被迫超过其目标电压电平vtarget。依此方式，一旦减小线540b的电压电平，所选择的字线selwl与未经选择字线wl±1之间的电容耦合就可导致线542b的电压电平减少，但其可比图5b的左侧的案例更快地返回到其目标电压电平547。

虽然增加过度驱动电压差及/或增加过度驱动时间可用于增加导体的稳定时间，但导体的电压电平超过其目标电压电平的所得过冲可对集成电路装置的操作具有不利影响。举例来说，在存储器装置中，感测(例如读取或验证)存储器单元的数据状态通常涉及响应于施加到存储器单元的控制门的特定电压检测存储器单元是否被激活，例如通过检测连接到存储器单元的数据线是否经历由通过存储器单元的电流流动造成的电压电平的变化。增加经选择用于感测操作的字线的电压电平可导致激活在施加目标电压电平的情况下不会被激活的存储器单元。此可导致非预期电流流动，这可能在有效感测可被执行之前需要数据线的额外稳定时间。

图6是在与实施例一起使用的编程操作之后多个存储器单元的阈值电压分布的概念描绘。图6的阈值电压分布618d到618d+2可表示用于表示相应数据状态的分布的某部分。通常，在编程操作完成时，阈值电压分布618d到618d+2可分离开某裕度或死区。然而，这些阈值电压分布618d到618d+2随着时间推移而加宽并不罕见，使得可出现图6中所描绘的重叠。

在nand存储器中的感测操作期间，各种增加电压电平可经施加到经选择用于感测操作的存储器单元的控制门，而串联连接的存储器单元串中的剩余存储器单元可接收通过电压(例如，无论其数据状态为何，都希望激活这些存储器单元)。举例来说，读取电压620d可经施加到阈值电压分布618d到618d+2的存储器单元的控制门，且响应于读取电压620d首先激活的存储器单元可被视为具有对应于阈值电压分布618d的数据状态。读取电压620d+1随后可经施加到阈值电压分布618d到618d+2的存储器单元的控制门，且响应于读取电压620d+1首先激活的存储器单元可被视为具有对应于阈值电压分布618d+1的数据状态。然而，正如参考图5a及5b指出，其中预期读取电压是例如读取电压620d，但施加到存储器单元的控制门的电压电平上升到超过此目标电压电平(例如，移位到图6中的右侧)，阈值电压分布618d+1的存储器单元(例如更多存储器单元)可激活，从而导致非预期电流流动。各种实施例力图减轻由于过度驱动导体造成的此过冲，同时进一步力图减轻邻近导体的电容耦合增加稳定时间的不利影响。

图7描绘使用根据实施例的条件与相关技术的过度驱动条件相比的邻近导体及其驱动器的波形。图7的实例描绘在过度驱动时间tod内将过度驱动电压差vod施加到导体的情况。过度驱动电压差vod及过度驱动时间tod的值可经选择以使导体的电压电平达到其目标电压电平，而不会超过其目标电压电平某预定义容差。此类值的选择是很好理解的且可例如通过实验、经验或通过模拟来确定。与图5a及5b的实例形成对比，邻近导体可在过度驱动时间tod内被交叉驱动。即，在过度驱动电压差vod表示正电压差的情况中，邻近导体可具有在过度驱动时间tod内施加的经减小电压电平。

在图7中，线540、542、544、546、547及549可对应于图5a及5b左侧的论述，且可描绘相关技术的在过度驱动时间tod内使用过度驱动电压差vod进行的感测操作。线740可表示根据实施例的由连接到经选择用于在过度驱动时间tod内使用过度驱动电压差vod进行感测操作的字线(selwl)的第一端(例如近端)的电压驱动器施加的电压电平(例如读取电压vwlrv)。线742可表示根据实施例的所选择的字线selwl的第二端(例如远端)的电压电平。线744可表示根据实施例的施加到未经选择用于感测操作且邻近(例如紧邻)所选择的字线selwl的字线(wl±1)的第一端(例如近端)的电压电平(例如通过电压vpass1)。线746可表示根据实施例的未经选择字线wl±1的第二端(例如远端)的电压电平。尽管图7中未描绘，但较高邻近级的字线(例如wl±2、wl±3等等)可具有与字线wl±1相同的目标电压电平549，或其可具有不同的目标电压电平(或相应的不同目标电压电平)，例如低于或高于目标电压电平549。举例来说，在感测操作中，减轻读取干扰的各种策略可看见字线wl±1具有比更高邻近级的字线更高的目标电压电平或更低的目标电压电平。

通过如由线744所表示的在过度驱动时间tod期间以经减小电压电平交叉驱动未经选择字线wl±1，如由线746所表示的未经选择字线wl±1的电压电平可能不会像相关技术的实例那样上升那么多，其中如由线544所表示，未经选择字线wl±1在过度驱动时间tod期间以其目标电压电平549驱动。因此，由线742表示的所选择的字线selwl的电压电平可能不会像由线542表示的所选择的字线selwl的电压电平那样上升得那么快。然而，由线742表示的所选择的字线selwl的电压电平也可能不会在过度驱动时间tod结束时被下拉得像由线542表示的所选择的字线selwl的电压电平那样低。因而，根据实施例的交叉驱动的使用可减少所选择的字线selwl的稳定时间。

交叉驱动电压差vcd可具有小于过度驱动电压差vod的量值的量值。举例来说，交叉驱动电压差vcd的量值可等于|x*vod|，其中0<x<1。作为一个实例，值x＝0.25相较于使用相同vod值的相关技术可促进减少稳定时间，例如达到且稳定在其目标电压电平的±10mv内的时间。类似地，值x＝0.25可促进减小可产生与相关技术类似(例如相同或更低)的稳定时间的vod值。可预期其它x值以促进优于仅依赖过度驱动的相关技术的改进。针对一些实施例，0.125<＝x<＝0.5。例如，正如关于存储器中的感测操作所指出，促进过度驱动电压差vod减小而不牺牲稳定时间可提供工业优点。

交叉驱动电压差vcd可进一步具有与过度驱动电压差vod相反的极性。举例来说，在于过度驱动时间tod期间施加到所选择的字线selwl的电压电平与其目标电压电平547之间的差具有第一量值及第一极性(例如正)的情况下，于过度驱动时间tod期间施加到未经选择字线wl±1的电压电平与其目标电压电平549之间的差具有小于第一量值的第二量值及与第一极性相反的第二极性(例如负)。

在紧邻导体的交叉驱动电压差vcd的量值等于|x*vod|(其中0<x<1)的情况中，次级邻近导体的交叉驱动电压差vcd的量值可小于|x*vod|。此概念可扩展，使得第三邻近导体的交叉驱动电压差vcd的量值可小于次级邻近导体的交叉驱动电压差vcd的量值，以此类推。举例来说，第n级邻近导体的交叉驱动电压差vcd的量值可等于|x^n*vod|。替代地，第n级邻近导体的交叉驱动电压差vcd的量值可等于|x/n*vod|。

类似地，第n级邻近导体的交叉驱动电压差vcd的量值可等于vod与x的某另一函数的乘积的绝对值，其中特定邻近级的交叉驱动电压差vcd的量值小于或等于任何更低邻近级的交叉驱动电压差vcd的量值。举例来说，x的函数可为f(x,n)＝{y1,y2,……,yn}，其中对于n＝1到n，1>y1>y2>……>yn>0。应认识到，可预期更高邻近级在促进本文中描述的改进上展现递减效益。因此，针对一些邻近级，交叉驱动电压差vcd的预期量值可等于零。

虽然实例已描绘正过度驱动电压差vod，但本文中论述的概念可适用于负过度驱动电压差vod。因此，如果在过度驱动时间tod期间施加到所选择的字线selwl的电压电平与其目标电压电平547之间的差具有第一量值及负极性，那么在过度驱动时间tod期间施加到未经选择字线wl±1的电压电平与其目标电压电平549之间的差可具有小于第一量值的第二量值及正极性。

图8a到8b描绘在感测操作期间使用根据实施例的条件与相关技术的过度驱动条件相比的邻近导体及其驱动器的波形。图8a提供例如相较于图7更完整的感测操作的额外细节。图8b提供如可在相关技术的驱动字线与根据实施例驱动字线之间预期的差的额外细节。

在图8中，线540、542、544、546、547及549可对应于图5a及5b左侧的论述，且可描绘相关技术的在过度驱动时间tod内使用过度驱动电压差vod进行的感测操作。线840可表示根据实施例的由连接到经选择用于在过度驱动时间tod内使用过度驱动电压差vod进行感测操作的字线(selwl)的第一端(例如近端)的电压驱动器施加的电压电平(例如读取电压vwlrv)。线842可表示根据实施例的所选择的字线selwl的第二端(例如远端)的电压电平。线844可表示根据实施例的施加到未经选择用于感测操作且邻近(例如紧邻)所选择的字线selwl的字线(wl±1)的第一端(例如近端)的电压电平(例如通过电压vpass1)。线846可表示根据实施例的未经选择字线wl±1的第二端(例如远端)的电压电平。

在存储器的感测操作期间，通常在感测操作的第一部分期间施加所有字线的相同电压电平，接着，减小施加到所选择的字线的电压电平直到未经选择字线达到通过电压的目标电压电平。在图8a中，所有字线(例如图2a的nand串206的所有字线2020到202n)可经连接以接收由相关技术的线544及由根据实施例的线844在时间t0处表示的电压电平。在时间t1，所选择的字线(例如图2a的字线202x+1)可经连接以接收由相关技术的线540及由根据实施例的线840表示的电压电平。在时间t2，由相关技术的线540及由根据实施例的线840表示的电压电平可被提高到第一目标电压电平以保持所选择的字线，同时等待未经选择字线达到其目标电压电平。在时间t3，由相关技术的线540及由根据实施例的线840表示的电压电平可被提高到对应于所选择的字线的目标电压电平vtarget加过度驱动电压差vod的电压电平。还是在时间t3，由相关技术的线540表示的电压电平可被维持在未经选择字线的目标电压下，而由根据实施例的线840表示的电压电平可降低了交叉驱动电压差vcd。在时间t4，由相关技术的线540及由根据实施例的线840表示的电压电平可被降低到对应于所选择的字线的目标电压电平vtarget的电压电平。还是在时间t4，由相关技术的线540表示的电压电平可被维持在未经选择字线的目标电压下，而由根据实施例的线840表示的电压电平可被提高到未经选择字线的目标电压。

在图8b中更详细地描绘图8a的泡状框848。特定来说，图8b描绘如根据实施例的在过度驱动时间tod期间使用交叉驱动电压差vcd与相关技术的在过度驱动时间tod期间维持施加到未经选择字线的电压电平之间可预期的所选择的字线的电压电平的响应差。根据实施例的线842可被视作在时间t4a已经稳定，例如达到并维持特定容差内的特定电压电平。相比之下，相关技术的线542可被视作直到时间t4b才稳定。此外，线542超过目标电压电平547的过冲可导致相关技术的感测操作期间的非预期电流流动。

图9在概念上描绘根据实施例的使用过度驱动条件的邻近导体的预期经施加电压电平。在图9中，线940可表示将在各个时间施加到第一导体的电压电平(例如预期电压电平)。线944可表示将在各个时间施加到第二导体的电压电平(例如预期电压电平)。第二导体可邻近(例如紧邻)第一导体。替代地，第二导体可表示次级邻近导体或另一后续邻近导体。

在时间t0，线940可具有不同于(例如低于)第一导体的目标电压电平947的电压电平(例如初始电压电平)，而线944可具有对应于第二导体的目标电压电平949的电压电平(例如初始电压电平)。在时间t1，线940可具有与目标电压电平947相差(例如高于)等于过度驱动电压差vod的值的电压电平，而线944可具有与目标电压电平949相差(例如低于)等于交叉驱动电压差vcd的值的电压电平。在时间t2，线940可具有等于目标电压电平947的电压电平，而线944可具有等于目标电压电平949的电压电平。

图10是根据实施例的驱动导体的方法的流程图。在1051，可将第一电压电平施加到第一导体，同时将第二电压电平施加到第二导体。所述第二电压电平可对应于所述第二导体的目标电压电平。在1053，例如在1051之后，可将第三电压电平施加到第一导体，同时将第四电压电平施加到第二导体。所述第三电压电平与所述第一电压电平之间的差可具有特定极性，且所述第四电压电平与所述第二电压电平之间的差可具有与所述特定极性相反的极性。在1055，例如在1053之后，可将第五电压电平施加到第一导体，同时将第二电压电平施加到第二导体。所述第五电压电平与所述第一电压电平之间的差可具有所述特定极性。所述第五电压电平可对应于所述第一导体的目标电压电平。所述第三电压电平与所述第一电压电平之间的差可具有大于所述第五电压电平与所述第一电压电平之间的所述差的量值。

第一导体可邻近(例如紧邻)第二导体。举例来说，第一导体可对应于字线202x，而第二导体可对应于紧邻字线202x-1或202x+1。针对一些实施例，图10的方法可针对不同邻近级执行。举例来说，第一导体可对应于字线202x，而第二导体可对应于次级邻近字线202x-2或202x+2。

此外，图10的方法可针对多个邻近级并发地(例如同时地)执行。举例来说，图10的方法可分别针对对应于字线202x的第一导体及对应于紧邻字线202x-1或202x+1的第二导体、以及针对对应于字线202x的第一导体及对应于次级邻近字线202x-2或202x+2的第二导体并发地执行。类似地，图10的方法可针对对应于字线202x的第一导体及对应于紧邻字线202x-1的第二导体、以及针对对应于字线202x的第一导体及对应于紧邻字线202x+1的第二导体并发地执行。

针对一些实施例，图10的方法可执行成在1053将第三电压电平施加到第一导体及将第四电压电平施加到第二导体，其中第二导体是一个紧邻导体，且第三电压电平被施加到作为不同紧邻导体的第三导体。即，两个(或更多个)邻近导体可接收过度驱动电压差vod。

图11是根据另一实施例的驱动导体的方法的流程图。在1161，可将第一电压电平施加到第一导体，同时将第二电压电平施加到第二导体及第三导体。所述第二电压电平可对应于所述第二导体及所述第三导体的目标电压电平。所述第二导体可在所述第一导体与所述第三导体之间。在1163，例如在1161之后，可将第三电压电平施加到第一导体，同时将第四电压电平施加到第二导体，且同时将第五电压电平施加到第三导体。所述第三电压电平与所述第一电压电平之间的差可具有特定极性，所述第四电压电平与所述第二电压电平之间的差可具有与所述特定极性相反的极性及特定量值，且所述第五电压电平与所述第二电压电平之间的差可具有与所述特定极性相反的极性及小于所述特定量值的量值。在1165，例如在1163之后，可将第六电压电平施加到第一导体，同时将第二电压电平施加到第二导体及第三导体。所述第六电压电平与所述第一电压电平之间的差可具有所述特定极性。所述第六电压电平可对应于所述第一导体的目标电压电平。所述第三电压电平与所述第一电压电平之间的差可具有大于所述第六电压电平与所述第一电压电平之间的所述差的量值。类似于参考图10所描述，图11的方法可针对第一导体的不同邻近级的其它导体、以及针对第一导体的相同邻近级的其它导体并发地执行。

图12是根据实施例的操作存储器的方法的流程图。在可对应于图8a的时间t0的1271，可将第一电压电平施加到所选择的存取线，同时将第一电压电平施加到未经选择存取线。所述第一电压电平可对应于所述未经选择存取线的目标电压电平。在可对应于图8a的时间t2的1273，可将低于第一电压电平的第二电压电平施加到所选择的存取线，同时将第一电压电平施加到未经选择存取线。在可对应于图8a的时间t3的1275，可将高于第二电压电平的第三电压电平施加到所选择的存取线，同时将低于第一电压电平的第四电压电平施加到未经选择存取线。在可对应于图8a的时间t4的1277，可将低于第三电压电平的第五电压电平施加到所选择的存取线，同时将第一电压电平施加到未经选择存取线。所述第三电压电平与所述第五电压电平之间的差可大于所述第一电压电平与所述第四电压电平之间的差。所述第五电压电平可对应于所述所选择的存取线的目标电压电平。类似于参考图10所描述，图12的方法可针对所选择的字线的不同邻近级的其它未经选择、以及针对所选择的字线的相同邻近级的其它未经选择字线并发地执行。

图13是根据另一实施例的驱动导体的方法的流程图。在1381，可将第一电压电平施加到第一导体，同时将第二电压电平施加到第二导体且同时将第三电压电平施加到第三导体。所述第二电压电平可对应于所述第二导体的目标电压电平。所述第三电压电平可对应于所述第三导体的目标电压电平。所述第三电压电平可低于或高于所述第二电压电平。所述第二导体可在所述第一导体与所述第三导体之间。在1383，例如在1381之后，可将第四电压电平施加到第一导体，同时将第五电压电平施加到第二导体，且同时将第六电压电平施加到第三导体。所述第四电压电平与所述第一电压电平之间的差可具有特定极性，所述第五电压电平与所述第二电压电平之间的差可具有与所述特定极性相反的极性及特定量值，且所述第六电压电平与所述第三电压电平之间的差可具有与所述特定极性相反的极性及小于所述特定量值的量值。在1385，例如在1383之后，可将第七电压电平施加到第一导体，同时将第二电压电平施加到第二导体且同时将第三电压电平施加到第三导体。所述第七电压电平与所述第一电压电平之间的差可具有所述特定极性。所述第七电压电平可对应于所述第一导体的目标电压电平。所述第四电压电平与所述第一电压电平之间的差可具有大于所述第七电压电平与所述第一电压电平之间的所述差的量值。类似于参考图10所描述，图13的方法可针对第一导体的不同邻近级的其它导体、以及针对第一导体的相同邻近级的其它导体并发地执行。

结论

尽管本文中已说明且描述了特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可替代展示的特定实施例。所属领域的一般技术人员将明白实施例的许多调适。因此，此申请案希望涵盖实施例的任何调适或变化。