包括输入缓冲器的装置和操作输入缓冲器的方法与流程

背景技术：

目前的低功耗双数据速率随机存取存储器(ram)预计使用2133mhz时钟频率支持超过4266mbps的数据速率。输入数据锁存器的设计对于达到这一性能水平非常重要。挑战包括相对较低的电源水平和极小的输入信号能量。有损路由引起的符号间干扰(isi)、特征阻抗不连续性引起的反射、并行信号线之间的串扰以及时钟抖动都会将输入信号降级到输入数据锁存器应以50mv分解小于80ps的脉冲的程度。

传统的感测放大器锁存器在这些条件下操作已经有困难，并且显示相对较差的秩裕度工具(rmt)裕度。输入数据锁存器的选择是使用判决反馈均衡(dfe)。在典型的dfe实施方式中，通过偏移输入信号或与输入信号进行比较的参考电压，过去的感测决策被用于提高未来感测决策的可靠性。

然而，由dfe提供的偏移量可能太粗略，并且提供了不期望的大的偏移，并且其不能被缩放以提供期望的偏移。

技术实现要素：

描述了包括输入缓冲器的装置和用于操作输入缓冲器的方法。在本公开的一个方面，示例性装置包括外部数据端子和输入缓冲器，在外部数据端子上提供输入数据。输入缓冲器包括耦合到外部数据端子的多个输入缓冲电路。每个输入缓冲电路包括感测电路、判决反馈均衡器和锁存电路。感测电路被配置为将输入数据的电压与参考电压进行比较，并且向第一节点和第二节点提供第一电压和第二电压。判决反馈均衡器耦合到第一感测节点和第二感测节点，并被配置为设置输入缓冲器的参考电平。判决反馈均衡器包括分别耦合到第一感测节点和第二感测节点的第一可调电容和第二可调电容，并且进一步包括分别耦合到第一感测节点和第二感测节点的第一参考电容和第二参考电容。感测电路进一步被配置为基于参考电平和输入数据的电压与参考电压的比较来提供感测输出。锁存电路耦合到第一感测节点和第二感测节点，并被配置为锁存和提供具有基于感测输出的电压的逻辑电平的输出数据。

在本公开的另一方面，示例性输入缓冲器包括感测电路、锁存电路和判决反馈均衡器。感测电路被配置为将输入数据的电压与参考电压进行比较，并且基于该比较分别向第一节点和第二节点提供第一电压和第二电压。锁存电路耦合到感测电路，并且被配置为锁存和提供具有基于感测输出的电压的逻辑电平的输出数据，感测输出由感测电路提供。判决反馈均衡器耦合到第一感测节点和第二感测节点，并且被配置为同时向第一感测节点提供第一电容和向第二感测节点提供第二电容，以设置输入缓冲电路的参考电平。由感测电路提供的感测输出基于第一电压和第二电压以及参考电平。

在本公开的另一方面，示例性方法包括激活输入缓冲电路以接收输入数据，将输入数据的电压与参考电压进行比较，并基于此向第一节点和第二节点提供电压。向第一节点或第二节点中的一个提供第一电容，并且同时向另一节点提供第二电容，以设置输入缓冲器的参考电平。示例性方法进一步包括基于参考电平和输入数据的电压与参考电压的比较来提供感测输出，以及基于感测输出的电压来锁存和提供输出数据。

附图说明

图1是根据本公开的实施例的半导体器件的框图。

图2是根据本公开的实施例的输入缓冲器的框图。

图3是根据本公开的实施例的输入缓冲器操作期间的各种时钟和电压的时序图。

图4是根据本公开的实施例的输入缓冲电路400的示意图。

具体实施方式

下面将参考附图详细解释本公开的各种实施例。以下详细描述涉及通过图示的方式示出了本公开的具体方面和实施例的附图。详细描述包括足够的细节，以使本领域技术人员能够实践本公开的实施例。在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构、逻辑和电气改变。本文公开的各种实施例不需要互相排斥，因为一些公开的实施例可以与一或多个其他公开的实施例组合以形成新的实施例。

图1是根据本公开的实施例的半导体器件100的框图。半导体器件100可以包括存储器单元阵列145，该存储器单元阵列包括多个存储体0-n。每个存储体0-n包括多个字线wl、多个位线bl和布置在多个字线wl和多个位线bl的交叉点处的多个存储器单元mc。每个存储体的字线wl的选择由对应的行解码器130执行，并且位线bl的选择由对应的列解码器140执行。多个感测放大器150被提供用于它们对应的位线bl，并且耦合到至少一个相应的本地i/o线liot/b。本地i/o线liot/b经由用作开关的传输门tg195进一步耦合到至少两个主i/o线对中的相应的一个。

地址/命令输入电路115可以经由命令/地址总线110在命令/地址端子处从外部(例如，经由存储器控制器)接收地址信号和存储体地址信号，并且可以将地址信号和存储体地址信号传输到地址解码器120。地址解码器120可以对从地址/命令输入电路115接收到的地址信号进行解码，并且向行解码器130提供行地址信号xadd，以及向列解码器140提供列地址信号yadd。地址解码器120还可以接收存储体地址信号，并将存储体地址信号badd提供给行解码器130和列解码器140。

地址/命令输入电路115还可以经由命令/地址总线110在命令/地址端子处从外部接收命令信号和芯片选择信号，并且可以将命令信号和芯片选择信号提供给命令解码器125。命令信号可以包括各种存储器命令，诸如激活、读、写等命令。芯片选择信号选择半导体装置100以对被提供给命令和地址端子的命令和地址做出响应。命令解码器125可以对命令信号进行解码以生成各种内部命令信号。例如，内部命令信号可以包括选择字线的行命令信号和选择位线的列命令信号。

当用行地址发出激活命令，并且用读命令及时提供列地址时，从由行地址和列地址指定的存储器单元阵列145中的存储器单元读取读数据。读命令可以由命令解码器125接收。串行器/解串器(serses)电路165的读/写放大器可以接收读数据，并将读数据提供给输入/输出(i/o)电路160。i/o电路160可以经由数据端子dq和dm向外部提供读数据。类似地，当用行地址发出激活命令，并且用写命令及时提供列地址时，i/o电路160的输入缓冲器可以在数据端子dq接收写数据以及数据掩码dm信号。i/o电路160经由serdes电路165的读/写放大器向存储器单元阵列145提供写数据。因此，可以将写数据写入由行地址和列地址指定的存储器单元中。

电源端子可以接收电源电压vdd1、vdd2和vss。这些电源电压vdd1、vdd2和vss可以被供应给电压发生器电路190。电压发生器电路190可以基于电源电压vdd1、vdd2和vss来产生各种内部电压vpp、vod、vary、vperi、vib等。例如，内部电压vib可以使用vdd1电压产生。内部电压vib可以具有比电源电压vdd2更大的幅值。内部电压vpp主要用于行解码器130和列解码器140。内部电压vod和vary主要用于包括在存储器单元阵列145中的感测放大器150。内部电压vib(连同电源电压vdd2)用于数据时钟(wck)输入电路105和分频及缓冲电路107。内部电压vperi用于许多其他电路模块。i/o电路160可以接收电源电压vddq和vssq。例如，电源电压vddq和vssq可以分别是与电源电压vdd2和vss相同的电压。然而，专用电源电压vddq和vssq可以用于i/o电路160。

时钟端子wck_t和wck_n可以分别接收外部时钟信号wck_t和互补的外部时钟信号wck_n。wck_t时钟信号和wck_n时钟信号可以被供应给wck输入电路105。wck输入电路105可以基于wck_t时钟信号和wck_n时钟信号产生互补的内部时钟信号t和内部时钟信号n。wck输入电路105可以将t时钟信号和n时钟信号提供给分频及缓冲电路107。分频及缓冲电路107可以基于t时钟信号和n时钟信号和时钟使能信号cke(图1中未示出)产生相位和频率受控的内部时钟信号ph0-ph3。在本公开的一些实施例中，ph0-ph3时钟信号可以相对于彼此相移90度。例如，ph0时钟信号相对于内部时钟信号t相移0度，ph1时钟信号相对于内部时钟信号t相移90度，ph2时钟信号相对于内部时钟信号t相移180度，并且ph3时钟信号相对于内部时钟信号t相移270度。

分频及缓冲电路107可以向serdes电路165和i/o电路160提供ph0-ph3时钟信号。serdes电路165可以通过解串行化写数据和串行化高速读数据来支持读和写操作。例如，在写操作期间，serdes电路165可以被配置为从i/o电路160接收串行化的写数据，并解串行化该串行化的写数据(例如，使其并行)以提供解串行化的写数据，并且可以向存储器单元阵列145提供解串行化的写数据。此外，可以从存储器单元阵列145接收解串行化的读数据，并且serdes电路165可以被配置为将解串行化的读数据串行化以提供串行化的读数据，并且可以将串行化的读数据提供给i/o电路160。

图2是根据本公开的实施例的输入缓冲器200的框图。在本公开的一些实施例中，输入缓冲器200可以包括在图1的输入/输出电路160中。

输入缓冲器200接收串行提供给外部数据端子dq的数据，并在多相时钟信号ph0-ph3的一或多个时钟周期内逐位锁存该数据。输入缓冲器200包括输入缓冲电路210(0)-210(3)，该输入缓冲电路耦合到外部数据端子dq并耦合到参考电压供给线，在参考电压供给线上提供数据参考电压vrefdq。在本公开的一些实施例中，半导体器件的每个外部数据端子dqn(例如，图1的半导体器件100)可以具有对应的输入缓冲器，诸如输入缓冲器200。

输入缓冲电路210(0)-210(3)中的每个被提供多相时钟信号中的相应的一个。例如，输入缓冲电路210(0)被提供时钟ph0，输入缓冲电路210(1)被提供时钟ph1，输入缓冲电路210(2)被提供时钟ph2，并且输入缓冲电路210(3)被提供时钟ph3。多相时钟信号ph0-ph3中的每个可以具有彼此不同的相位。例如，在本公开的一些实施例中，多相时钟信号ph0-ph3相对于彼此具有90度的相位(例如，“正交”时钟信号)。ph0时钟可以具有0度相位，ph1时钟可以具有90度相位，ph2时钟可以具有180度相位，并且ph3时钟可以具有270度相位。本公开的其他实施例可以具有彼此具有其他关系的多相时钟信号。

输入缓冲电路210(0)包括耦合到外部数据端子dq和vrefdq电压供给线的感测电路220(0)。感测电路220(0)包括和被提供相应多相时钟ph0的激活电路。当被ph0时钟(例如，高时钟电平)激活时，感测电路220(0)的输入电路感测外部数据端子dq处的电压和电压供给线的vrefdq电压之间的电压差，并基于dq电压和vrefdq电压之间的电压差向感测节点cn和感测节点ct提供相应电压。例如，输入电路将外部数据端子dq处的电压与vrefdq电压进行比较，并基于该比较向cn节点和ct节点提供电压。感测电路220(0)的输出电路向锁存电路230(0)提供感测输出，该感测输出基于cn节点和ct节点的电压以及由耦合到cn节点和ct节点的判决反馈均衡器(dfe)电路240(0)设置的参考电平(输入缓冲电路210的跳变点电平)。锁存电路230(0)锁存并提供具有基于感测输出的逻辑电平的输出数据dph0和输出数据dph0b。输出数据dph0和输出数据dph0b可以是互补的。也就是说，输出数据dph0和输出数据dph0b中的一个可以具有第一逻辑电平(例如，“0”逻辑电平)并且其他输出数据将具有与第一逻辑电平相反的第二逻辑电平(例如，“1”逻辑电平)，反之亦然。

从另一输入缓冲电路210向dfe电路240(0)提供输出数据dph(n-1)和输出数据dph(n-1)b。dfe电路240(0)可以基于来自其他输入缓冲电路210的输出数据dph(n-1)和输出数据dph(n-1)b设置感测电路220(0)的参考电平。例如，dfe电路240(0)可以通过将参考电平从第一参考电平改变(例如，移位)到第二参考电平来设置参考电平，反之亦然。dfe电路240(0)还可以通过从先前的参考电平保持参考电平来设置参考电平。由dfe电路240(0)设置的参考电平可以相对于参考电压vrefdq(例如，高于参考电压vrefdq或低于参考电压vrefdq)。在本公开的一些实施例中，dfe电路240(0)可以向感测节点cn和感测节点ct提供电容，以设置参考电平来提高外部数据端子dq处的数据的感测精度。由dfe电路提供给感测节点cn和感测节点ct的电容可以基于来自其他感测电路220的输出数据dph(n-1)和输出数据dph(n-1)b。

输入缓冲电路210(1)-210(3)类似于输入缓冲电路210(0)，并且对输入缓冲电路210(0)的描述相应地适用于输入缓冲电路210(1)-210(3)。

在操作中，如前所述，dfe电路240(0)基于来自另一感测放大器的输出数据dph(n-1)和输出数据dph(n-1)b设置参考电平(例如，高参考电平或低参考电平)。例如，当输出数据dph(n-1)是高逻辑电平(例如，高逻辑电平电压)并且输出数据dph(n-1)b是低逻辑电平(例如，低逻辑电平电压)时，dfe电路240(0)可以相对于vrefdq电压有效地增加输入缓冲电路210(0)的参考电平。相反，当输出数据dph(n-1)是低逻辑电平并且输出数据dph(n-1)b是高逻辑电平时，dfe电路240(0)可以相对于vrefdq电压降低输入缓冲电路210(0)的参考电平的电压。因此，dfe电路240(0)基于来自其他输入缓冲电路210的输出数据dph(n-1)和输出数据dph(n-1)b设置输入缓冲电路210(0)的参考电平。

激活的ph0时钟激活感测电路220(0)的输入电路，以比较外部节点dq处的电压和vrefdq电压。基于该比较(例如，电压差)，输入电路向感测节点cn和感测节点ct提供电压。感测节点cn和感测节点ct各自产生受dfe电路240(0)影响的相应电压。输出电路基于cn节点和ct节点处的电压向锁存电路230(0)提供感测输出。锁存电路230(0)锁存并提供具有基于感测输出的相应逻辑电平的输出数据dph0和输出数据dph0b。锁存电路230(0)提供输出数据dph0和输出数据dph0b，一个具有锁存的逻辑电平，另一个具有互补的逻辑电平。感测电路220(0)随着非激活ph0时钟变得非激活，并且感测节点cn和感测节点ct可以被改变，并且输入缓冲电路210(0)的输出可以被改变为相应初始电压以为下一次激活做准备(例如，对输入缓冲电路210(0)进行预充电)。感测电路220(0)保持非激活直到下一个激活的ph0时钟。

如前所述，每个输入缓冲电路210(0)-210(3)接收相应时钟信号，这些相应时钟信号具有与提供给其他输入缓冲电路210的时钟信号不同的相位。结果，感测电路220(0)-220(3)在不同的相位被ph0-ph3时钟激活。

图3是根据本公开的实施例的多个输入缓冲器操作期间的各种时钟信号和电压的时序图。图3的示例性操作示出了输入到输入缓冲器的多个位(例如，前导位d(-2)和d(-1)，以及数据位d0-d8)。在本公开的一些实施例中，图3的时序图可以示出包括在图1的输入/输出电路160和/或图2的输入缓冲电路210(0)-210(3)中的输入缓冲器的操作。

图3示出了时钟信号wck_t和wck_c，并进一步示出了多相时钟信号ph0、ph1、ph2和ph3。在图3的示例性操作中，多相时钟信号ph0-ph3具有比wck_t时钟信号和wck_c时钟信号更低的时钟频率，并且彼此具有不同的相位。例如，多相时钟信号ph0-ph3具有wck_t时钟信号和wck_c时钟信号的时钟频率的一半，并且多相时钟信号ph0-ph3相对于彼此具有90度的相位(例如，ph0＝0度，ph1＝90度，ph2＝180度，并且ph3＝270度)。

数据参考电压vrefdq和外部数据端子dq的电压也如图3中所示。输入缓冲器的高参考电平向上和低参考电平向下也如图3中所示。如将要描述的，输入缓冲电路的参考电平由输入缓冲器的相应dfe电路设置为高参考电平向上或低参考电平向下。

将参考输入缓冲电路210(0)-210(3)描述图3的示例性操作。

在时间t0r之前，外部数据端子dq对于两个数据单元间隔(ui)具有相同的电压。图3的示例性操作中的每个ui是wck_t时钟信号和wck_c时钟信号的半个时钟周期。参考ui(-1)的外部数据端子dq的电压，在时间t0r之后的ph3时钟的上升沿和高时钟电平激活输入缓冲电路210(3)的感测电路220(3)，以感测相对于vrefdq电压的低电压。感测电路220(3)基于外部数据端子dq的相对较低的电压和为输入缓冲电路210(3)设置的参考电平来提供感测输出，这使得锁存电路230(3)为数据d(-1)锁存低逻辑电平，并为dph3提供低逻辑电平电压，以及为dph3b提供高逻辑电平电压。

将dph3的低逻辑电平和dph3b的高逻辑电平提供给输入缓冲电路210(0)的dfe电路240(0)。dfe电路220(0)基于dph3和dph3b的逻辑电平设置输入缓冲电路210(0)的参考电平。例如，在图3的示例性操作中，基于低逻辑电平dph3和高逻辑电平dph3b，dfe电路240(0)将输入缓冲电路210(0)的参考电平设置为低参考电平向下。

在锁存数据d(-1)的低逻辑电平之后，外部数据端子dq的电压变为ui0的较高电压。ph0时钟的上升沿出现在时间t0r的wck_t时钟的时钟沿之后的时间twck2dqi。时间twck2dqi可以是在wck_t时钟的对应的时钟沿(例如，上升沿或下降沿)之后的多相时钟信号的上升沿的时序规范。更详细地说，时间twck2dqi是图1中从wck_t/wck_n到ph0-ph3的传播延迟时间。ph0时钟的上升沿和高时钟电平激活输入缓冲电路210(0)的感测电路220(0)，以感测相对于由dfe电路240(0)设置的低参考电平向下更大的电压。感测电路220(0)基于外部数据端子dq的相对较高的电压和为输入缓冲电路210(0)设置的参考电平来提供感测输出。结果，锁存电路230(0)锁存数据d0的高逻辑电平，并为dph0提供高逻辑电平电压，以及为dph0b提供低逻辑电平电压。

将dph0的高逻辑电平和dph0b的低逻辑电平提供给输入缓冲电路210(1)的dfe电路220(1)。dfe电路220(1)基于dph0和dph0b的逻辑电平设置输入缓冲电路210(1)的参考电平。例如，基于高逻辑电平dph0和低逻辑电平dph0b，dfe电路240(1)将输入缓冲电路210(1)的参考电平设置为高参考电平向上。

在锁存数据d(0)的高逻辑电平之后，外部数据端子dq的电压变为ui1的较低电压。ph1时钟的上升沿出现在时间t0f的wck_t时钟的时钟沿之后的时间twck2dqi。ph1时钟的上升沿和高时钟电平激活输入缓冲电路210(1)的感测电路220(1)，以感测相对于由dfe电路240(1)设置的高参考电平向上更低的电压。感测电路220(1)基于外部数据端子dq的相对较低的电压和为输入缓冲电路210(1)设置的参考电平来提供感测输出。结果，锁存电路230(1)锁存数据d1的低逻辑电平，并为dph1提供低逻辑电平电压，以及为dph1b提供高逻辑电平电压。

将dph1的低逻辑电平和dph1b的高逻辑电平提供给输入缓冲电路210(2)的dfe电路240(2)。基于低逻辑电平dph1和高逻辑电平dph1b，dfe电路240(2)将输入缓冲电路210(2)的参考电平设置为低参考电平向下。

在锁存数据d1的高逻辑电平之后，外部数据端子dq的电压降低为ui2的较低电压。ph2时钟的上升沿出现在时间t1r的wck_t时钟的时钟沿之后的时间twck2dqi。ph2时钟的上升沿和高时钟电平激活输入缓冲电路210(2)的感测电路220(2)，以感测相对于由dfe电路240(2)设置的低参考电平向下更低的电压。感测电路220(2)基于外部数据端子dq的相对较低的电压和为输入缓冲电路210(2)设置的参考电平来提供感测输出。结果，锁存电路230(2)锁存数据d2的低逻辑电平，并为dph2提供低逻辑电平电压，以及为dph2b提供高逻辑电平电压。

将dph2的低逻辑电平和dph2b的高逻辑电平提供给输入缓冲电路210(3)的dfe电路240(3)。基于低逻辑电平dph2和高逻辑电平dph2b，dfe电路240(3)将输入缓冲电路210(3)的参考电平设置为低参考电平向下。

在锁存数据d(2)的低逻辑电平之后，ui2的外部数据端子dq的电压变为ui3的较高电压。ph3时钟的上升沿出现在时间t1f的wck_t时钟的时钟沿之后的时间twck2dqi。ph3时钟的上升沿和高时钟电平激活输入缓冲电路210(3)的感测电路220(3)，以感测相对于由dfe电路240(3)设置的低参考电平向下更高的电压。感测电路220(3)基于外部数据端子dq的相对较高的电压和为输入缓冲器210(3)设置的参考电平来提供感测输出。结果，锁存电路230(3)锁存数据d3的高逻辑电平，并为dph3提供高逻辑电平电压，以及为dph3b提供低逻辑电平电压。

将dph3的高逻辑电平和dph3b的低逻辑电平提供给输入缓冲电路210(0)的dfe电路240(0)。基于高逻辑电平dph3和低逻辑电平dph3b，dfe电路240(0)将输入缓冲电路210(0)的参考电平设置为高参考电平向上。

在多相时钟信号的一个时钟周期上锁存四个数据位d0-d3之后，在多相时钟信号的另一时钟周期上锁存其他的数据位d4-d7。

外部数据端子dq的电压变为ui4的较低的电压。在ui4期间ph0时钟的上升沿和ph0时钟的高时钟电平激活输入缓冲电路210(0)的感测电路220(0)，以感测相对于由dfe电路240(0)设置的高参考电平向上更低的电压。感测电路220(0)基于外部数据端子dq的相对较低的电压和为输入缓冲电路210(0)设置的参考电平来提供感测输出。结果，锁存电路230(0)锁存数据d4的低逻辑电平，并为dph0提供低逻辑电平电压，以及为dph0b提供高逻辑电平电压。

将dph0的低逻辑电平和dph0b的高逻辑电平提供给输入缓冲电路210(1)的dfe电路240(1)。基于低逻辑电平dph0和高逻辑电平dph0b，dfe电路240(1)将输入缓冲电路210(1)的参考电平设置为低参考电平向下。

在锁存数据d4的高逻辑电平之后，ui4的外部数据端子dq的电压变为ui5的较高电压。在ui5期间ph1时钟的上升沿和ph1时钟的高时钟电平激活输入缓冲电路210(1)的感测电路220(1)，以感测相对于由dfe电路240(1)设置的低参考电平向下更高的电压。感测电路220(1)基于外部数据端子dq的相对较高的电压和为输入缓冲电路210(1)设置的参考电平来提供感测输出。结果，锁存电路230(1)锁存数据d5的高逻辑电平，并为dph1提供高逻辑电平电压，以及为dph1b提供低逻辑电平电压。

将dph1的高逻辑电平和dph1b的低逻辑电平提供给输入缓冲电路210(2)的dfe电路240(2)。基于高逻辑电平dph1和低逻辑电平dph1b，dfe电路240(2)将输入缓冲电路210(2)的参考电平设置为高参考电平向上。

在锁存数据d5的低逻辑电平之后，ui5的外部数据端子dq的电压升高为ui6的较高电压。在ui6期间ph2时钟的上升沿和ph2时钟的高时钟电平激活输入缓冲电路210(2)的感测电路220(2)，以感测相对于由dfe电路240(2)设置的高参考电平向上更高的电压。感测电路220(2)基于外部数据端子dq的相对较高的电压和为输入缓冲电路210(2)设置的参考电平来提供感测输出。结果，锁存电路230(2)锁存数据d6的高逻辑电平，并为dph2提供高逻辑电平电压，以及为dph2b提供低逻辑电平电压。

将dph2的高逻辑电平和dph2b的低逻辑电平提供给输入缓冲电路210(3)的dfe电路240(3)。基于高逻辑电平dph2和低逻辑电平dph2b，dfe电路240(3)将输入缓冲电路210(3)的参考电平设置为高参考电平向上。

在锁存数据d6的低逻辑电平之后，ui6的外部数据端子dq的电压变为ui7的较低电压。在ui7期间ph3时钟的上升沿和ph3时钟的高时钟电平激活输入缓冲电路210(3)的感测电路220(3)，以感测相对于由dfe电路240(3)设置的高参考电平向上更低的电压。感测电路220(3)基于外部数据端子dq的相对较低的电压和为输入缓冲电路210(3)设置的参考电平来提供感测输出。结果，锁存电路230(3)锁存数据d7的低逻辑电平，并为dph3提供低逻辑电平电压，以及为dph3b提供高逻辑电平电压。

将dph3的低逻辑电平和dph3b的高逻辑电平提供给输入缓冲电路210(0)的dfe电路240(0)。基于低逻辑电平dph3和高逻辑电平dph3b，dfe电路240(0)将输入缓冲电路210(0)的参考电平设置为低参考电平向下。

数据d8在ui8期间由输入缓冲电路210(0)的锁存电路230(0)以类似于前面讨论的方式锁存。

图4是根据本公开的实施例的输入缓冲电路400的示意图。在本公开的一些实施例中，输入缓冲电路400可以包括在输入缓冲器中，该输入缓冲器包括在图1的输入/输出电路160和/或图2的输入缓冲器200中。

输入缓冲电路400包括耦合到锁存电路430的感测电路420，并且进一步包括判决反馈均衡器(dfe)电路440。

感测电路420被提供时钟phn(以及在本公开的一些实施例中的互补时钟phnb)，并且进一步被提供数据参考电压vrefdq和在输入缓冲电路400耦合到的外部数据端子dq上的数据。phn时钟可以是来自多个多相时钟信号的时钟，并且与多相时钟信号的其他时钟具有相位关系。

感测电路420包括激活电路421，当phn时钟激活(例如，高时钟电平)时，激活电路由电源(例如，vdd2)供电。如图4中所示，激活电路421可以包括反相电路和耦合到电源的p沟道晶体管(例如，p型场效应晶体管)。然而，本公开的一些实施例可以包括激活电路421，该激活电路包括可替代的电路和/或附加的电路。将来自激活电路421的功率提供给输入电路422。

输入电路422在感测节点cn和感测节点ct处耦合到感测电路420的输出电路424。从外部端子dq向输入电路422的第一输入晶体管提供数据，并且向输入电路422的第二输入晶体管提供vrefdq电压。第一输入晶体管耦合到输出电路424的第一输出晶体管，并且第二输入晶体管耦合到输出电路424的第二输出晶体管。如图4中所示，输入电路422的第一输入晶体管和第二输入晶体管可以实现为p沟道晶体管，并且输出电路424的第一输出晶体管和第二输出晶体管可以实现为n沟道晶体管。然而，在本公开的其他实施例中，输入电路422和输出电路424可以使用不同的电路来实现。在本公开的一些实施例中，输入电路422的p沟道晶体管可以是低阈值电压(vt)装置(例如，vt在100-300mv的范围内)。输入电路422的p沟道晶体管可以匹配(例如)具有彼此相同的电路布局。类似地，输出电路424的n沟道晶体管可以匹配(例如)具有彼此相同的电路布局。

当由phn时钟激活时，感测电路420的输入电路422将外部数据端子dq处的电压和vrefdq电压进行比较，并向cn节点和ct节点提供相应电压。感测电路420的输出电路424基于提供给cn节点和ct节点的电压以及由dfe电路440设置的参考电平来提供具有相应电压电平的感测输出。

感测电路420进一步包括预充电电路426和预充电电路427。预充电电路426耦合到感测节点cn和提供输出数据dphn的第一输出。预充电电路427耦合到感测节点ct和提供输出数据dphnb的第二输出。图4示出了本公开的实施例，其中预充电电路426和预充电电路427可以各自包括对相应输出进行预充电的p沟道晶体管，并且进一步包括对感测节点cn/ct进行预充电的n沟道晶体管。本公开的其他实施例可以具有包括不同电路的预充电电路。预充电电路426和预充电电路427对感测节点cn和感测节点ct进行预充电，并且当phn时钟非激活时(例如，低时钟电平)，对输出进行预充电到初始电压。例如，预充电电路426和预充电电路427可以向感测节点cn和感测节点ct提供第一预充电电压，并且可以向第一输出和第二输出提供第二预充电电压。在本公开的一些实施例中，第一预充电电压可以是参考电压(诸如地)，并且第二预充电电压可以是电源电压(诸如vdd2)。

锁存电路430包括交叉耦合p沟道晶体管432和交叉耦合n沟道晶体管434，它们耦合到提供输出数据dphn和输出数据dphnb的第一输出和第二输出。交叉耦合p沟道晶体管432由电源(例如，vdd2)供电，并且交叉耦合n沟道晶体管434耦合到输出电路424。锁存电路430锁存并提供具有基于来自感测电路420的感测输出的逻辑电平的输出数据dphn和输出数据dphnb。p沟道晶体管可以彼此匹配，并且n沟道晶体管可以彼此匹配。例如，在本公开的一些实施例中，p沟道晶体管和/或n沟道晶体管彼此具有相同的电路布局。

dfe电路440耦合到感测节点cn和感测节点ct，并且包括耦合到感测节点cn的可调电容442和耦合到感测节点ct的可调电容443。dfe电路440进一步包括耦合到感测节点cn的参考电容444和耦合到感测节点ct的参考电容445。当数据dph(n-1)b为高逻辑电平时，将可调电容442的电容提供给感测节点cn，并且将参考电容445的电容提供给感测节点ct。当数据dph(n-1)为高逻辑电平时，将可调电容443的电容提供给感测节点ct，并且将参考电容444的电容提供给感测节点cn。

数据dph(n-1)和数据dph(n-1)b是来自另一输入缓冲电路的数据。例如，在本公开的一些实施例中，数据dph(n-1)和数据dph(n-1)b由输入缓冲电路提供，该输入缓冲电路由相位早于phn时钟的时钟ph(n-1)激活，其中两个时钟都包括在一组多相时钟信号中。例如，对于正交多相时钟信号，并且其中输入缓冲电路400由0度时钟激活，数据dph(n-1)和数据dph(n-1)b由由270度时钟激活的输入缓冲电路提供。在另一实例中，其中输入缓冲电路400由90度时钟激活，数据dph(n-1)和数据dph(n-1)由由0度时钟激活的输入缓冲电路提供。

可调电容442提供可由dfe代码code_t<n:0>设置的电容。code_t<n:0>代码可以是模式寄存器(未示出)中编程的值。可以将code_t<n:0>提供给可调电容442以设置电容。code_t<n:0>可以包括一或多个位，其中n是大于或等于零的整数。改变code_t<n:0>代码可改变由可调电容442提供的电容。例如，图4示出了本公开的实施例，其中可调电容442包括多个电容器。多个电容器中的每个可以被提供code_t<n:0>代码的相应位。提供高逻辑位的电容器比提供低逻辑位的电容器提供更高的电容。随着具有较高电容的电容器数量的改变(例如，改变code_t<n:0>的值)，可调电容442的电容改变。可调电容的电容范围可以从当code_t<n:0>代码包括所有“0”位时的最小电容到当code_t<n:0>代码包括所有“1”位时的最大电容。当可调电容442的开关被高逻辑电平数据dph(n-1)b激活时，开关导通，并且多个电容器向感测节点cn提供电容。因此，由可调电容442提供的电容可以通过改变code_t<n:0>代码的值来调整。

在本公开的一些实施例中，多个电容器中的每个由场效应晶体管(fet)电容器提供，其栅极接收code_t<n:0>的相应位。在本公开的一些实施例中，可调电容的多个电容器中的每个在被激活时提供相同的电容，并在未被激活时提供相同的电容。在本公开的一些实施例中，可调电容的多个电容器中的每个提供不同的电容。例如，每个电容器可以是不同的尺寸，这提供了不同的电容。在本公开的一些实施例中的电容器的尺寸可以是二进制加权的(例如，1、2、4、8等)。

可调电容443还提供了可由dfe代码code_t<n:0>调整的电容。当数据dph(n-1)为高逻辑电平时，可调电容443向感测节点ct提供电容。可调电容443可以具有与前述可调电容442类似的结构。

当数据dph(n-1)为高逻辑电平时，参考电容444向感测节点cn提供电容。图4示出了本公开的实施例，其中参考电容444包括多个电容器和一个开关。当开关被高逻辑电平数据dph(n-1)激活时，开关导通，并且多个电容器向感测节点cn提供电容。在本公开的一些实施例中，当数据dph(n-1)是高逻辑电平时，参考电容444提供与可调电容443的最小电容相同的电容。例如，在本公开的一些实施例中，参考电容444的多个电容器中的每个都与可调电容443中包括的电容器相匹配(例如，参考电容444的多个电容器中的每个都具有与接收“0”位的可调电容443的对应的电容器相同的电特性)。在匹配可调电容443的电容时，参考电容444可以包括具有与可调电容的电容器类似的结构的电容器。例如，在可调电容443包括fet电容器的情况下，参考电容444的每个电容器还可以是fet电容器，其相应栅极有效地提供“0”位(例如，将相应栅极接地)。在本公开的一些实施例中，fet电容器的电路布局类似于减少fet电容器之间的偏差。

当数据dph(n-1)b为高逻辑电平时，参考电容445向感测节点ct提供电容。在本公开的一些实施例中，当数据dph(n-1)b是高逻辑电平时，参考电容445提供与可调电容442的最小电容相同的电容。参考电容445可以具有与前述参考电容444类似的结构。

dfe电路440基于来自其他输入缓冲电路的输出数据dph(n-1)和输出数据dph(n-1)b设置输入缓冲电路400的参考电平。感测电路420使用参考电平来确定在输入缓冲电路被激活时提供给外部数据端子dq的数据的电压是表示高逻辑电平(例如，输出数据dphn是高逻辑电平，dphnb是低逻辑电平)还是表示低逻辑电平(例如，输出数据dphn是低逻辑电平，dphnb是高逻辑电平)。

在本公开的一些实施例中，dfe电路440基于来自其他输入缓冲电路的输出数据dph(n-1)和输出数据dph(n-1)b将参考电平设置为第一参考电平或第二参考电平。例如，基于输出数据dph(n-1)和输出数据dph(n-1)b，dfe电路440可以将输入缓冲电路400的参考电平设置为有效地高于vrefdq电压的参考电平的高参考电平，或者设置为有效地低于vrefdq电压的参考电平的低参考电平。

第一参考电平和第二参考电平的电平可以由dfe代码code_t<n:0>设置。第一参考电平和第二参考电平的电平可以相对于vrefdq电压。例如，高参考电平可能比vrefdq电压大一个量，低参考电平可能比vrefdq电压小一个量。高参考电平和低参考电平与vrefdq电压的偏差量可由code_t<n:0>代码设置。例如，code_t<n:0>的第一个值使得高参考电平和低参考电平相对于vrefdq电压具有第一量的偏差。code_t<n:0>的第二个值使得高参考电平和低参考电平相对于的vrefdq电压具有不同于第一量的第二量的偏差。改变code_t<n:0>代码的值可改变第一参考电平和第二参考电平的电平。

如前所述，在本公开的一些实施例中，参考电平的调整范围在code_t<n:0>代码的最小值和最大值之间(例如，介于code_t<n:0>＝所有“0”和code_t<n:0>＝所有“1”之间)。对于code_t<n:0>＝所有“0，”参考电平可能与vrefdq电压相同。对于code_t<n:0>＝所有“1，”参考电平可以相对于vrefdq电压改变最大值。

改变code_t<n:0>代码会使得参考电平逐步升高/降低。例如，将code_t<n:0>从“001”改变为“010”会使得参考电平逐步改变。在本公开的一些实施例中，参考电平的逐步升高/降低的量可以基于向一个感测节点(例如，感测节点cn或感测节点ct)提供电容的可调电容的电容相对于向其他感测节点(例如，感测节点ct或感测节点cn)提供电容的参考电容的电容。

当可调电容的电容改变最小量时，向与提供可调电容的节点相对的节点提供电容(例如，用于调整输入缓冲电路的参考电平)为设置参考电平的逐步改变的量提供了更大的灵活性。例如，在以最小特征尺寸形成的电容器仍然提供使得参考电平逐步改变太大的电容的情况下，向输入缓冲电路的相对的节点提供电容可以降低逐步改变的量。在本公开的一些实施例中，由参考电容提供的电容(诸如图4的输入缓冲电路400的参考电容444和参考电容445)可以用于提供此类电容。

将针对(1)dph(n-1)数据是高逻辑电平和(2)dph(n-1)数据是低逻辑电平来描述输入缓冲电路400的示例性操作。假设在输入缓冲电路400被激活的phn时钟激活时提供给外部端子dq的电压小于vrefdq电压，并且还小于由dfe电路440设置的低参考电平。低参考电平小于高参考电平。在示例性操作中，输入电路422包括低vtp沟道晶体管。dfe代码code_t<n:0>设置由可调电容442和可调电容443提供的电容，该电容大于由参考电容444和参考电容445提供的电容。

当dph(n-1)数据是高逻辑电平(并且dph(n-1)b数据是低逻辑电平)时，可调电容443向节点ct提供电容，并且参考电容444向感测节点cn提供电容。结果，感测节点ct具有比感测节点cn更大的电容负载，这使得感测节点ct的电压比感测节点cn的电压改变更慢。感测节点ct上的较大电容负载具有将输入缓冲电路400的参考电平升高到大于vrefdq电压(例如，到高参考电平)的效果。

当phn时钟激活时，激活电路421供电，这使得输入电路422的p沟道晶体管导通，并分别向感测节点cn和感测节点ct供电。提供给耦合到外部数据端子dq的第一晶体管的电压小于提供给第二晶体管的vrefdq电压，这使得第一晶体管比第二晶体管更导通。结果，感测节点cn的电压从预充电电压(例如，地)比感测节点ct的电压升高得更快。与感测节点ct相比，感测节点ct上的更大的电容负载的附加影响进一步有助于感测节点cn的电压改变的更高速率。随着感测节点cn的电压比感测节点ct的电压升高得更快，输出电路424的第一晶体管变得比输出电路424的第二晶体管更导通。导通的第一晶体管使得锁存电路430的第一输出(在该输出处提供dphn数据)从预充电电压(例如，vdd2)降低到低逻辑电平电压(例如，地)。降低的电压使得锁存电路430锁存并提供低逻辑电平dphn数据和高逻辑电平dphnb数据。

当dph(n-1)数据是低逻辑电平(并且dph(n-1)b数据是高逻辑电平)时，可调电容442向感测节点cn提供电容，并且参考电容445向感测节点ct提供电容。结果，感测节点cn具有比感测节点ct更大的电容负载，这使得感测节点cn的电压比感测节点ct的电压改变更慢。感测节点cn上的更大的电容负载具有将输入缓冲电路400的参考电平降低到小于vrefdq电压(例如，到低参考电平)的效果。

当phn时钟激活时，激活电路421供电，这使得输入电路422的p沟道晶体管导通，并分别向感测节点cn和感测节点ct供电。提供给耦合到外部数据端子dq的第一晶体管的电压小于提供给第二晶体管的vrefdq电压，这使得第一晶体管比第二晶体管更导通。结果，感测节点cn的电压从低预充电电压增加。与感测节点ct(向其提供参考电容)相比，感测节点cn上的更大的电容负载的附加影响降低感测节点cn的电压的改变速率。然而，由于提供给第一晶体管的电压也小于低参考电平，如前所述，感测节点cn的电压仍然比感测节点ct的电压升高得更快。感测节点cn的电压使得输出电路的第一晶体管变得比输出电路424的第二晶体管更导通。导通的第一晶体管使得锁存电路430的第一输出从高预充电电压降低到低逻辑电平电压(例如，地)。降低的电压使得锁存电路430锁存并提供低逻辑电平dphn数据和高逻辑电平dphnb数据。

如前所述的操作实例所示，dfe电路440为输入缓冲电路400设置参考电平，该参考电平用于确定在输入缓冲电路400被激活时提供给外部数据端子dq的电压是否被感测到并被提供为高逻辑电平(例如，高逻辑电平dphn数据和低逻辑电平dphnb数据)或低逻辑电平(例如，低逻辑电平dphn数据)。附加地，dfe电路440包括可调电容442和可调电容443，并包括参考电容444和参考电容445。如前所述，对于dfe码code_t<n:0>的值的改变，参考电平的逐步改变量可以基于提供给一个节点的可调电容和提供给另一节点的参考电容。通过包括参考电容444和参考电容445，与不包括参考电容的dfe电路相比，输入缓冲电路400的参考电平的逐步改变量可以更少。因此，通过包括可调电容和向相对的节点提供相应电容的参考电容的dfe电路，在设置参考电平的逐步改变量方面提供了更大的灵活性。

从前述内容中，应当理解的是，尽管已出于说明目的在本文描述了本公开的特定实施例，但在不偏离本公开的精神和范围的情况下可作出各种修改。相应地，本公开的范围不应局限于本文描述的任何特定实施例。