存储器存取栅极的制作方法

存储器存取栅极
1.交叉引用
2.本专利申请案要求由卡里罗(cariello)在2020年3月10日提交的标题为“存储器存取栅极(memory access gate)”的第16/814,013号美国专利申请案的优先权，所述美国专利申请案让与给本受让人且明确地以全文引用的方式并入本文中。
技术领域
3.技术领域涉及一种存储器存取栅极。


背景技术：

4.下文大体上涉及一或多个存储器系统，且更具体地说，涉及存储器存取栅极。
5.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一者，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述状态中的任一个。为了存取所存储信息，组件可以读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。
6.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻性ram(rram)、快闪存储器、相变存储器(pcm)、3维交叉点存储器(3d xpoint)、快闪存储器(例如浮动栅极快闪装置和电荷捕集快闪装置，其可用于“或非”(nor)或“与非”(nand)存储器装置中)等。存储器装置可以是易失性或非易失性的。例如快闪存储器单元的非易失性存储器单元即使在不存在外部电源的情况下仍可维持其所存储逻辑状态达很长一段时间。易失性存储器单元(例如，dram单元)除非它们被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。基于快闪的存储器装置与其它非易失性和易失性存储器装置相比可具有不同的性能。


技术实现要素：

7.描述了一种方法。所述方法可包含：在存储器装置的控制器处确定存储器装置已进入第一模式；基于确定存储器装置已进入第一模式而耦合控制器的第一导电路径与存储器装置的存储器裸片的输入；基于确定存储器装置已进入第一模式而隔离控制器的第二导电路径与存储器裸片的输入；经由与第一导电路径耦合的控制器的第一衬垫接收用于激活存储器裸片的第一控制信号；基于接收到第一控制信号而激活存储器裸片；在存储器装置上执行与第一模式相关联的程序；以及将所述程序的结果输出到不同于第一衬垫的一或多个衬垫。
8.描述了一种设备。所述设备可包含存储器裸片和与存储器裸片耦合的控制器，所述控制器包含：衬垫，其用于接收用于激活存储器裸片的第一控制信号；第一导电路径，其
与所述衬垫耦合；第二导电路径，其用于从控制器的定序器接收用于激活存储器裸片的第二控制信号；以及切换组件，其与第一导电路径和第二导电路径耦合且被配置成选择第一导电路径或第二导电路径以用于与存储器裸片耦合，其中控制器可操作以使用切换组件将第一控制信号或第二控制信号引导到存储器裸片。
9.描述了一种系统。所述系统可包含控制器，其包含：用于接收第一控制信号的第一导电路径和用于接收第二控制信号的第二导电路径；存储器裸片，其与控制器耦合且被配置成基于存储器裸片接收到第一控制信号或第二控制信号而被激活，其中控制器可操作以经由第一导电路径接收第一控制信号，基于接收到第一控制信号而耦合第一导电路径与存储器裸片以将第一控制信号传输到存储器裸片，且基于控制器接收到第一控制信号而隔离第二导电路径与存储器裸片。
附图说明
10.图1说明根据本文所公开的实例的支持存储器存取栅极的系统的实例。
11.图2说明根据本文所公开的实例的支持存储器存取栅极的存储器装置的实例。
12.图3说明根据本文所公开的实例的支持存储器存取栅极的nand存储器电路的实例。
13.图4说明根据本文所公开的实例的支持存储器存取栅极的系统的实例。
14.图5示出根据本公开的方面的支持存储器存取栅极的存储器装置的框图。
15.图6示出根据本文所公开的实例的说明支持存储器存取栅极的一或多种方法的流程图。
具体实施方式
16.受管理存储器装置可为包含与一或多个存储器裸片耦合的控制器的集成电路封装或芯片。控制器除了其它任务外还可管理对存储器裸片的存取且产生用于存取存储器裸片的各种信号，包含芯片启用信号、写入启用信号、控制信号或其它信号。受管理存储器装置可执行各种诊断程序以验证受管理存储器装置的操作。为了支持此类诊断程序，受管理存储器装置可包含一或多个衬垫(例如，测试衬垫)，所述衬垫可与存储器裸片耦合且可由外部装置存取以提供测试输入且观察所得输出。
17.在一些情况下，受管理存储器装置可包含允许在例如诊断程序等一或多个程序期间例如通过停用控制器的一或多个驱动器而绕过控制器的特征。举例来说，受管理存储器装置可包含有时称为“hiz”衬垫的衬垫，其可经设定以迫使高阻抗状态到控制器的缓冲器上且让控制器被绕过。然而，在一些情况下，包含支持例如诊断程序等各种程序的特征，例如包含与存储器裸片耦合的测试衬垫，可能导致受管理存储器装置对于经由测试衬垫对存储器裸片的不希望的或未经授权的存取是脆弱的。举例来说，未经授权装置可使用测试衬垫直接激活和存取受管理存储器装置中的存储器裸片。
18.一些受管理存储器装置可实施基于固件的安全措施来抵消潜在未经授权的存取，例如通过对存储器裸片中的信息进行加密。然而，此方法可能导致较慢的存储器存取时间且由于对信息进行加密和解密时涉及的处理开销而可能成本较高。
19.如本文所描述，为了改善安全性而不引入不希望的开销，受管理存储器装置可支
持用于阻挡(例如，“选通”)对受管理存储器装置中的存储器裸片的存取的技术。举例来说，受管理存储器装置可包含可允许例如芯片启用信号或写入启用信号等一或多个存储器控制信号通过控制器路由以使得控制器可强加用于存储器存取的安全协议的特征。
20.举例来说，受管理存储器装置可包含用于接收外部芯片启用信号(例如，从外部装置，例如主机装置)的衬垫，所述外部芯片启用信号可用以在诊断程序期间控制对受管理存储器装置中的存储器裸片中的一或多个的存取。外部提供的芯片启用信号可经路由到控制器而不是直接路由到存储器裸片。控制器可以被配置成基于受管理存储器装置是在一个模式中操作还是在另一模式(例如正常操作模式或诊断模式)中操作而在外部提供的芯片启用信号与内部产生的芯片启用信号之间进行选择。控制器可基于例如安全寄存器的寄存器的值而确定选择哪个芯片启用信号，所述值可在主机装置已由控制器认证之后由主机装置写入。
21.在一些实例中，控制器可包含用于在芯片启用信号之间进行切换的切换组件。在一些实例中，切换组件可包含一或多个物理开关，例如多路复用器，其中每一多路复用器对应于受管理存储器装置中的存储器裸片。安全寄存器可与多路复用器耦合以控制芯片启用信号的选择。举例来说，每一多路复用器可经配置以接收外部提供的芯片启用信号作为一个输入且接收内部产生的芯片启用信号作为另一输入，且可取决于安全寄存器的值而将外部提供的芯片启用信号或控制器产生的芯片启用信号提供到对应存储器裸片。这些技术和装置可产生如本文进一步描述的优点。
22.初始在如参考图1到3所描述的存储器系统、存储器裸片和存储器电路的上下文中描述本公开的特征。在如参考图4所描述的包含受管理存储器装置的存储器系统的上下文中描述本公开的特征。进一步通过如参考图5和6所描述的涉及存储器存取栅极的设备图式和流程图来示出和描述本公开的这些和其它特征。
23.图1说明根据本文所公开的实例的支持存储器存取栅极的系统100的实例。系统100可包含主机装置105、存储器装置110以及将主机装置105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置110，但所述一或多个存储器装置110的方面可在单个存储器装置(例如，存储器装置110)的上下文中描述。
24.系统100可包含例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的电子装置的部分。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器等的各方面。存储器装置110可以是系统的组件，所述系统可操作以存储用于系统100的一或多个其它组件的数据。
25.系统100的至少部分可为主机装置105的实例。主机装置105可以是使用存储器执行过程的装置内的处理器或其它电路的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴装置、因特网连接装置、车辆控制器、或某一其它固定或便携式电子装置以及其它实例内。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
26.存储器装置110可以是可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可为可配置的以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可为可操作的以支持以
下各项中的一或多个：用以调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令和同步、定时惯例或其它因数。
27.存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，响应和执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。
28.主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(bios)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件中的一或多个。主机装置的组件可使用总线135彼此耦合。
29.处理器125可为可操作的以提供用于系统100的至少部分或主机装置105的至少部分的控制或其它功能性。处理器125可以是通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在这类实例中，处理器125可以是中央处理单元(cpu)、图形处理单元(gpu)、通用gpu(gpgpu)或系统芯片(soc)的实例，以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或作为所述处理器的一部分实施。
30.bios组件130可以是包含作为固件操作的bios的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。bios组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。bios组件130可包含存储于只读存储器(rom)、快闪存储器或其它非易失性存储器中的一或多个中的程序或软件。
31.存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的期望容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165
‑
a、本地存储器控制器165
‑
b和/或本地存储器控制器165
‑
n)以及存储器阵列170(例如，存储器阵列170
‑
a、存储器阵列170
‑
b、存储器阵列170
‑
n)。存储器阵列170可以是存储器单元的集合(例如，一或多个网格、一或多个存储体、一个或多个平铺块、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。存储器阵列170可以包含例如dram存储器单元、基于快闪的存储器单元(nand存储器裸片中)、feram存储器单元，或其它类型的存储器单元。
32.包含两个或更多个存储器裸片160的存储器装置110可称为多裸片存储器、多裸片封装、多芯片存储器或多芯片封装。包含例如图1所示的装置存储器控制器155和一或多个存储器裸片160的存储器装置110可称为受管理存储器装置或受管理存储器封装。
33.装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可为可操作的以接收、发射或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可为可操作的以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
34.在一些实例中，存储器装置110可包含用于在诊断程序期间与主机装置105传送信号的一或多个衬垫，如参考图4更详细描述。
35.在一些实例中，存储器装置110可从主机装置105接收数据或命令或两者。举例来说，存储器装置110可接收指示存储器装置110存储用于主机装置105的数据的写入命令或指示存储器装置110将存储于存储器裸片160中的数据提供到主机装置105的读取命令。
36.在一些实例中，存储器装置110可为可操作的以加密认证主机装置105且从主机装置105接收命令以在安全寄存器中存储可用于选择例如芯片启用信号等存储器控制信号的值。存储器装置110可基于从经认证主机装置105接收到命令而将所述值写入到安全寄存器。
37.本地存储器控制器165(例如，存储器裸片160的本地)可为可操作的以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或这两者)。在一些实例中，存储器装置110可不包含可执行本文中所描述的各种功能的装置存储器控制器155和本地存储器控制器165或外部存储器控制器120。由此，本地存储器控制器165可操作以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。装置存储器控制器155或本地存储器控制器165或这两者中可包含的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制待传输信号的编码器，或可操作用于支持所描述的装置存储器控制器155或本地存储器控制器165或这两者的操作的各种其它电路或控制器。
38.在一些实例中，装置存储器控制器155和/或本地存储器控制器165可包含定序器以产生用于在连接的存储器装置上执行操作的信号序列，如参考图4更详细描述。
39.外部存储器控制器120可为可操作的以使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的其功能可由处理器125实施。举例来说，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的其功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。
40.主机装置105的组件可使用一或多个通道115与存储器装置110交换信息。通道115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与存储器装置之间运载信息的传输媒体的实例。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。信号路径可以是可操作以运载信号的导电路径的实例。举例来说，通道115可包含第一端子，其包含在主机装置105处的一或多个引脚或衬垫以及在存储器装置110处的一或多个引脚或衬垫。引脚或衬垫可以是系统100的装置的导电输入或输出点的实例，且引脚可为可操作的以充当通道的部分。
41.通道115(和相关联的信号路径和端子)可专用于传送一或多种类型的信息。举例来说，通道115可包含一或多个命令和地址(ca)通道186、一或多个时钟信号(ck)通道188、
一或多个数据(dq)通道190、一或多个其它通道192，或其组合。在一些实例中，可使用单倍数据速率(sdr)信令或双倍数据速率(ddr)信令在通道115上传送信令。在sdr信令中，信号的一个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升或下降沿上)进行登记。在ddr信令中，信号的两个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升沿和下降沿上)进行登记。
42.在一些实例中，ca通道186可为可操作的以在主机装置105与存储器装置110之间传达命令，包含与所述命令相关联的控制信息(例如，地址信息)。举例来说，ca通道186可包含关于所需数据的地址的读取命令。在一些实例中，ca通道186可包含任何数目的信号路径以解码地址和命令数据(例如，八个或九个信号路径)。
43.在一些实例中，数据通道190可为可操作的以在主机装置105与存储器装置110之间传送数据或控制信息中的一或多个。举例来说，数据通道190可传送待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。
44.图2说明根据本文所公开的实例的存储器装置200的实例。在一些情况下，存储器装置200可称为受管理存储器装置\存储器芯片或电子存储器设备。存储器装置200可包含一或多个存储器单元，例如存储器单元205
‑
a和存储器单元205
‑
b(未标记其它存储器单元)。存储器单元205可以是例如快闪存储器单元(例如在图2中示出的存储器单元205
‑
a的放大图中描绘)、dram存储器单元、feram存储器单元、pcm存储器单元或另一类型的存储器单元。
45.每一存储器单元205可被编程为存储表示一或多个信息位的逻辑状态。不同存储器单元架构可以不同方式存储逻辑状态。在feram架构中，举例来说，每一存储器单元205可包含具有铁电材料的电容器以存储表示可编程状态的电荷和/或极化。在dram架构中，每一存储器单元205可包含具有介电材料(例如，绝缘体)的电容器以存储表示可编程状态的电荷。在快闪存储器架构中，每一存储器单元205可包含具有用于存储表示逻辑状态的电荷的浮动栅极和/或介电材料的晶体管。举例来说，图2中的存储器单元205
‑
a的放大图是包含可用于存储逻辑状态的晶体管210(例如，金属氧化物半导体(mos)晶体管)的快闪存储器单元。晶体管210具有控制栅极215且可包含包夹在电介质材料225之间的浮动栅极220。晶体管210包含第一节点230(例如，源极或漏极)和第二节点235(例如，漏极或源极)。可通过将一定数量的电子(例如，电荷)放置(例如，写入、存储)于浮动栅极220上来将逻辑状态存储于晶体管210中。待存储于浮动栅极220上的电荷的量可取决于待存储的逻辑状态。存储在浮动栅极220上的电荷可影响晶体管210的阈值电压，进而影响当晶体管210被激活时可流过晶体管210的电流量。可通过将电压施加到控制栅极215(例如，在控制节点240处)以激活晶体管210且测量(例如，检测、感测)在第一节点230与第二节点235之间流动的所得电流量来读取存储于晶体管210中的逻辑状态。
46.举例来说，感测组件270可基于来自存储器单元的电流的存在或不存在或基于电流是高于还是低于阈值电流而确定存储在快闪存储器单元上的逻辑状态。类似地，可通过将电压(例如，高于阈值的电压或低于阈值的电压)施加到存储器单元以将表示可能逻辑状态中的一个的电荷存储(或不存储)于浮动栅极上，来写入快闪存储器单元。
47.电荷捕集快闪存储器单元可以类似于浮动栅极快闪存储器单元的方式操作，但替代(或除了)将电荷存储于浮动栅极220上，电荷捕获快闪存储器单元可将表示状态的电荷
存储于控制栅极215下方的电介质材料中。因此，电荷捕集快闪存储器单元可包含或可不包含浮动栅极220。
48.在一些实例中，每一行存储器单元205连接到字线260且每一列存储器单元205连接到数字线265。因此，一个存储器单元205可位于字线260与数字线265的相交点处。此相交点可被称作存储器单元的地址。数字线有时被称作位线。在一些情况下，字线260和数字线265可基本上彼此垂直且可创建存储器单元阵列205，其可为如参考图1所描述的存储器阵列170的实例。在一些情况下，字线260和数字线265可一般被称作存取线或选择线。
49.在一些情况下，存储器装置200可包含三维(3d)存储器阵列，其中多个二维(2d)存储器阵列形成于彼此之上。相比于2d阵列，此可增加可放置或产生于单个裸片或衬底上的存储器单元的数量，这反过来可减少制造成本，或增加存储器阵列的性能，或这两个。在图2的实例中，存储器装置200包含多个层级的存储器阵列。在一些实例中，层级可由电绝缘材料分隔开。每一层级可经对准或定位以使得存储器单元205可在每一层级上彼此(精确地、重叠、或近似)对准，从而形成存储器单元堆叠275。在一些情况下，存储器单元堆叠275可称为存储器单元串，参考图3更详细论述。
50.可通过行解码器245和列解码器250控制存取存储器单元205。举例来说，行解码器245可从存储器控制器255接收行地址且基于接收的行地址激活适当字线260。类似地，列解码器250可从存储器控制器255接收列地址且激活适当数字线265。因此，通过激活一个字线260和一个数字线265，可存取一个存储器单元205。
51.在存取之后，存储器单元205可即刻由感测组件270读取或感测。举例来说，感测组件270可经配置以基于存取存储器单元205所产生的信号而确定存储器单元205的所存储逻辑状态。信号可包含电压或电流或这两个，且感测组件270可包含电压感测放大器、电流感测放大器或这两个。举例来说，可将电流或电压施加到存储器单元205(使用对应字线260和/或数字线265)，且数字线265上的所得电流或电压的量值可取决于由存储器单元205存储的逻辑状态。举例来说，对于快闪存储器单元，存储器单元205中的晶体管的浮动栅极上或绝缘层中存储的电荷量可影响晶体管的阈值电压，进而影响当存取存储器单元205时流过存储器单元205中的晶体管的电流量。此电流的差异可用以确定存储在存储器单元205上的逻辑状态。
52.感测组件270可包含各种晶体管或放大器以便检测和放大数字线265上的信号(例如，电流或电压)。接着可经由输入/输出块280输出存储器单元205的所检测到的逻辑状态。在一些情况下，感测组件270可为列解码器250或行解码器245的一部分，或感测组件270可以其它方式与列解码器250或行解码器245连接或电子通信。
53.可通过类似地激活相关字线260和数字线265以使得能够在存储器单元205中存储逻辑状态(例如，表示一或多个信息位)来设定或写入存储器单元205。列解码器250或行解码器245可例如从输入/输出块280接受将写入到存储器单元205的数据。如先前论述，在快闪存储器(例如nand和3d nand存储器装置中使用的快闪存储器)的情况下，可通过在浮动栅极或绝缘层中存储电子来写入存储器单元205。
54.存储器控制器255可通过例如行解码器245、列解码器250和感测组件270等各种组件来控制存储器单元205的操作(例如，读取、写入、重写、刷新)。在一些情况下，行解码器245、列解码器250和感测组件270中的一或多个可与存储器控制器255位于同一地点。存储
器控制器255可产生行和列地址信号以便激活所需的字线260和数字线265。存储器控制器255还可产生和控制在存储器装置200的操作期间使用的各种电压或电流。
55.图3说明根据本公开的实例的支持存储器存取栅极的nand存储器电路300的实例。nand存储器电路300可为例如存储器装置110或存储器装置200等存储器装置的一部分的实例。虽然图3中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
56.nand存储器电路300包含以nand配置连接的多个快闪存储器单元305(其可为例如参考图2所描述的快闪存储器单元)。在nand存储器配置(称为nand存储器)中，多个快闪存储器单元305与彼此串联连接以形成存储器单元305的串310，其中串310中的每一快闪存储器单元305的漏极与所述串中的另一快闪存储器单元305的源极耦合。在一些情况下，以nand配置连接以形成nand存储器的快闪存储器单元可称为nand存储器单元。
57.存储器单元305的每一串310可与对应数字线315(例如，数字线315
‑
a、315
‑
b)相关联，所述对应数字线由串310中的存储器单元305共享。串310中的每一存储器单元305可与单独字线330(例如，字线330
‑
a、330
‑
i、330
‑
n)相关联，使得字线330的量可等于串310中的存储器单元305的量。
58.大体来说，nand存储器可经阶层式组织为包含多个存储器单元305的串310、包含多个串310的页，和包含多个页的块。在一些情况下，nand存储器可以页粒度级别进行写入和读取，但无法以页粒度级别可擦除。举例来说，nand存储器可实际上以较高粒度级别，例如以块粒度级别可擦除。在一些情况下，nand存储器单元可能需要在其可重写之前进行擦除。不同存储器装置可具有不同的读取/写入/擦除特性。
59.nand存储器电路300中的存储器单元305的每一串310在串310的一个末端处与用于漏极(sgd)晶体管320的选择栅极装置耦合，且在串310的另一末端处与用于源极(sgs)晶体管335的选择栅极装置耦合。sgd晶体管320和sgs晶体管335可用以通过分别在sgd晶体管320的栅极345处和/或sgs晶体管335的栅极340处施加电压而将存储器单元305的串310耦合到数字线315和/或源极节点350(例如，源极节点350
‑
a、350
‑
b)。
60.在nand存储器操作期间，可施加与源极节点350、与源极节点350相关联的sgs晶体管335的栅极340、字线330、漏极节点325(例如，漏极节点325
‑
a、325
‑
b)、与漏极节点325相关联的sgd晶体管320的栅极345以及数字线315相关联的各种电压电平，以在串310中的至少一些nand存储器单元上执行一或多个操作(例如，编程、擦除或读取)。
61.在一些情况下，在读取操作期间，可将正电压施加于连接到漏极节点325的数字线315，而源极节点350可连接到接地或虚拟接地(例如，近似0v)。举例来说，施加于漏极节点325的电压可为1v。同时，施加于栅极345和340的电压可增加到高于与源极节点350相关联的所述一或多个sgs 335和与漏极节点325相关联的所述一或多个sgd320的阈值电压，使得与存储器串310相关联的通道可电连接到漏极节点325和源极节点350。通道可为穿过串310中的存储器单元305(例如，穿过存储器单元305中的晶体管)的电路径，其可在某些操作条件下传导电流。
62.同时，除所选择的字线(即，与串310中的未选定单元相关联的字线)外的多个字线330(例如，字线330
‑
a、330
‑
i、330
‑
n或在一些情况下，全部字线330)可连接到高于串310中的存储器单元的最高阈值电压(vt)的电压(例如，vread)。vread可致使串310中的全部未选
定存储器单元“接通”，使得每一未选定存储器单元可在与其相关联的通道中维持高电导率。在一些实例中，与选定单元相关联的字线330可连接到电压v目标。v目标可选择为存储器串310中的经擦除存储器单元的vt与经编程存储器单元的vt之间的值。当选定存储器单元展现经擦除vt(例如，v目标>选定存储器单元的vt)时，选定存储器单元305可响应于v目标的施加而“接通”，且因此允许电流在存储器串310的通道中从数字线315流动到源极350。当选定存储器单元展现经编程vt(例如，因此v目标＜选定存储器单元的vt)时，选定存储器单元可响应于v目标而“断开”，且因此禁止电流在存储器串310的通道中从数字线315流动到源极350。电流量(或其缺乏)可由如参考图2所描述的感测组件270感测以读取串310内的选定存储器单元305中的所存储信息。
63.图4说明根据本文所公开的实例的支持存储器存取栅极的系统400的实例。系统400包含存储器装置405(例如，受管理存储器装置)，其包含与一或多个存储器裸片415(例如，存储器裸片415
‑
a、415
‑
b、415
‑
c、415
‑
d)耦合的控制器410。存储器装置405可为分别如参考图1和2所描述的存储器装置110、200的实例。控制器410可为装置存储器控制器155、本地存储器控制器165或这些的组合的实例。控制器410可经由相应导电路径475(例如，导电路径475
‑
a、475
‑
b、475
‑
c、475
‑
d)和总线430与每一存储器裸片415耦合。在一些实例中，每一存储器裸片415可包含例如参考图2和3描述的一或多个nand存储器阵列，或另一类型的存储器阵列。
64.在正常操作期间(例如，当存储器装置405在正常操作模式中操作时)，控制器410可经配置以从主机装置425接收存储器存取命令，且基于存储器存取命令，控制器410可产生各种控制信号，例如芯片启用信号、写入启用信号、读取启用信号和/或其它控制信号，且经由存储器裸片415的一或多个衬垫420(例如，衬垫420
‑
a、420
‑
b、420
‑
c、420
‑
d)将所述各种控制信号提供到存储器裸片415的相应输入。此类控制信号可用以选择或激活用于存储器存取操作的存储器裸片415。芯片启用信号可为例如用以激活或选择用于存储器存取操作，例如用于读取操作或写入操作的特定存储器裸片415的信号。在一些情况下，如果特定存储器裸片415的芯片启用信号未经断言(例如，非作用)，那么存储器裸片415可将其输出维持在高阻抗状态以允许另一存储器裸片415(例如，选定的存储器裸片415)使用共同总线，例如总线430。在一些情况下，如果用于存储器裸片415的芯片启用信号未经断言，那么未选定存储器裸片415可维持于低电力状态。
65.写入启用信号可为例如用以向存储器裸片415指示控制器410正在或将执行对存储器裸片415的写入操作的信号。读取启用(或输出启用)信号可为例如用以向存储器裸片415指示控制器410正在或将执行对存储器裸片415的读取操作的信号。在一些情况下，取决于信号的极性，单个信号可充当写入启用信号或读取启用信号。
66.控制器410可响应于接收到例如来自主机装置425的写入命令或读取命令而将芯片启用信号和写入启用信号或读取启用信号提供到存储器裸片415。在一些情况下，每一存储器裸片415可包含用于接收芯片启用信号、写入启用信号和/或读取启用信号的多个衬垫420；即，存储器裸片415的每一衬垫420可与接收特定控制信号相关联。在一些情况下，单个衬垫420可与接收写入启用信号和读取启用信号两者相关联。
67.控制器410可经配置以经由总线430与存储器裸片415传送数据或其它信息。在一些实例中，总线430可以是具有标准化通信协议的总线，例如开放nand快闪接口(onfi)总
线。总线430可支持存储器裸片415与控制器410之间的多个信号的并行和/或串行传输。
68.在一些实例中，控制器410可包含定序器440。定序器440可经配置以优化和重排序对存储器裸片415的存取且改善性能。在一些实例中，定序器440可产生用于此类存储器存取的存储器地址序列。在一些实例中，定序器440可基于从主机装置425接收到一或多个存储器存取命令而产生芯片启用信号、写入启用信号、读取启用信号和/或其它控制信号，且可经由各种导电路径(例如，导电路径455、475)将这些控制信号中的一或多个传输到存储器裸片415。
69.在一些情况下，存储器装置405可在各种时间在诊断模式中而不是正常操作模式中操作。诊断模式可以是其中存储器装置405可由例如主机装置425的外部装置存取或测试以检测错误或验证装置行为的模式。
70.为了支持诊断模式中的操作，存储器装置405可包含可用以在存储器装置405正执行与处于诊断模式(例如执行诊断程序)相关联的程序的同时与例如主机装置425的外部装置传送信号的一组一或多个衬垫435(例如，衬垫435
‑
a、435
‑
b、4350
‑
c、435
‑
d、435
‑
e)。
71.举例来说，总线430可经由总线480与所述一组衬垫435中的一些或全部衬垫耦合。在此情况下，总线430上的信号中的一些或全部可路由到衬垫435以使例如主机装置425的外部装置能够当存储器装置405正在诊断模式操作时在总线430上传送(接收或发射)信号。举例来说，主机装置425可在诊断程序期间在一或多个衬垫435上提供输入和/或监视一或多个衬垫435上的输出以验证存储器装置405的各种操作性方面。
72.所述一组衬垫435可以包含例如用于接收外部芯片启用信号或其它控制信号的衬垫435
‑
a。在一些情况下，衬垫435
‑
a可以是hiz衬垫，其可经设定以迫使控制器的缓冲器到高阻抗状态以避免在诊断程序期间的总线和控制信号竞争。即，衬垫435
‑
a可用于接收外部芯片启用信号或用于致使控制器410被绕过。在一些实例中，可由主机装置425通过信号的不同组合和序列发出命令来请求控制器410的hiz状态。
73.在一些实例中，衬垫435
‑
a可以是与hiz衬垫不同的衬垫。
74.衬垫435
‑
a可与控制器410的对应衬垫445耦合，进而提供使外部装置能够经由衬垫435
‑
a和衬垫445向控制器410提供芯片启用信号(或另一控制信号)的导电路径。
75.控制器410可包含切换组件450，其可经配置以选择外部提供的控制信号(例如，经由衬垫435
‑
a和445从外部装置接收)或内部产生的控制信号(例如，由控制器410产生，例如由定序器440)。在一些实例中，控制器410可为可操作的以使用切换组件450将选定的控制信号引导(例如，提供、路由)到存储器裸片415。切换组件450可将选定的控制信号提供到一或多个存储器裸片415以选择或激活存储器裸片415。切换组件450可与多个第一导电路径455(例如，路径455
‑
a、455
‑
b、455
‑
c、455
‑
d)耦合以用于接收内部产生的控制信号，其中每一第一导电路径455对应于特定存储器裸片415。切换组件450可与用于接收外部提供的控制信号的第二导电路径460耦合。在一些实例中，控制器410可经配置以确定存储器装置405是在正常操作模式还是诊断模式中操作，且基于此确定，使用切换组件450在第一导电路径455与第二导电路径460之间切换。举例来说，控制器410可基于控制器410中的寄存器470的值或基于在控制器410的衬垫445处的电压值或基于另一准则而确定存储器装置405是否已进入诊断模式。
76.在一些实例中，切换组件450包含对应于多个存储器裸片415的多个物理多路复用
器465(例如，多路复用器465
‑
a、465
‑
b、465
‑
c、465
‑
d)。每一多路复用器465可具有与第一导电路径455耦合的第一输入和与第二导电路径460耦合的第二输入。每一多路复用器465可具有与寄存器470耦合的控制输入。多路复用器465可经配置以基于寄存器470的内容选择导电路径455(例如，对应于内部产生的芯片启用信号)或导电路径460(例如，对应于外部提供的芯片启用信号)。举例来说，寄存器470可包含多个位，其中的每一个可与对应多路复用器465相关联。取决于所述位的值(0或1)，多路复用器465可选择导电路径460或导电路径455用于与导电路径475耦合。
77.每一多路复用器465可随后经由相应导电路径475将选定的芯片启用信号(例如，内部产生的芯片启用信号或外部提供的芯片启用信号)提供到对应存储器裸片415。即，每一多路复用器465可经配置以基于寄存器470中存储的值而耦合第一导电路径455或第二导电路径460与导电路径475。相反，每一多路复用器465可经配置以基于寄存器470中存储的值而隔离未选定导电路径(导电路径455或导电路径460)与导电路径475。
78.每一存储器裸片415又可经配置以经由导电路径475和衬垫420从控制器410接收选定的控制信号，且可基于接收的控制信号被激活(例如，选择、启用)。
79.在一些情况下，主机装置425可引导控制器410将值写入到寄存器470以控制哪一导电路径路由到存储器裸片415，例如通过将包含所述值的命令发射到控制器410。
80.寄存器470可以是安全寄存器，意味着控制器410可能需要在将由主机装置425提供的值写入到寄存器470之前认证主机装置425。此认证可基于公钥认证方法，例如基于rsa(里维斯特
‑
沙米尔
‑
阿德尔曼)或dsa(数字签名算法)密钥的使用，或基于另一认证技术。在认证之后，控制器410可将从主机装置425接收的值写入到寄存器470。
81.虽然图4的实例将切换组件450描绘为使用物理多路复用器(例如，以硬件)实施，但在不脱离本发明的范围的情况下可使用其它技术实施切换组件450。举例来说，可以软件或使用软件和硬件的组合实施切换组件450。此类软件可包含固件。
82.举例来说，控制器410可经配置有固件，所述固件致使控制器410轮询衬垫445处的电压值(例如，一次性、间歇地或周期性地确定或检测衬垫445处的电压)，且在对应导电路径475上镜像衬垫445处的电压值以便提供控制信号到适当的存储器裸片415。在一些情况下，在对应导电路径475上镜像在衬垫445处检测到的电压值包含将对应导电路径475上的电压设定(例如，驱动)到与在衬垫445处检测到的电压值大体上相同的电压值，或与衬垫445处的电压值基本上相同量值但相反极性的电压值。在一些情况下，控制器410可基于寄存器470的值确定是否在导电路径475上镜像衬垫445处的电压。在一些情况下，控制器410可当控制器410在导电路径475上镜像衬垫445处的值时停用导电路径455，例如通过隔离导电路径455与导电路径475。
83.虽然图4中示出的存储器装置包含用于接收可用以控制多个存储器裸片415的控制信号的单个衬垫445，但在一些实例中，存储器装置可包含用于接收用于每一存储器裸片的单独控制信号的单独衬垫。在此情况下，每一多路复用器465可接收单独控制信号以实现对每一存储器裸片415的独立控制。
84.图5示出根据本文所公开的实例的支持存储器存取栅极的存储器装置505的框图500。存储器装置505可为如参考图1到4所描述的存储器装置的方面的实例。存储器装置505可包含确定组件510、耦合组件515、控制接收组件520、存储器激活组件525、程序组件530、
输出组件535、寄存器组件540，和镜像组件545。这些模块中的每一个可直接或间接地彼此通信(例如，经由一或多个总线)。
85.确定组件510可在存储器装置的控制器处确定存储器装置已进入第一模式。在一些实例中，确定存储器装置已进入第一模式包含确定寄存器的值。
86.耦合组件515可基于确定存储器装置已进入第一模式而耦合控制器的第一导电路径与存储器装置的存储器裸片的输入。在一些情况下，存储器裸片的输入是芯片启用输入。
87.在一些实例中，耦合组件515可基于确定存储器装置已进入第一模式而隔离控制器的第二导电路径与存储器裸片的输入。
88.控制接收组件520可经由与第一导电路径耦合的控制器的第一衬垫接收用于激活存储器裸片的第一控制信号。在一些情况下，第一控制信号包含芯片启用信号。
89.在一些实例中，确定组件510可确定第一衬垫处的第一值，且接收第一控制信号是基于确定第一衬垫处的所述第一值。
90.在一些情况下，第二导电路径与从控制器的定序器接收第二芯片启用信号相关联。
91.存储器激活组件525可基于接收到第一控制信号而激活存储器裸片。
92.程序组件530可在存储器装置上执行与第一模式相关联的程序。在一些实例中，程序组件530可经由所述一或多个衬垫从外部装置接收一组存储器存取信号。在一些实例中，程序组件530可基于接收到所述一组存储器存取信号在存储器装置上执行一或多个存储器存取操作。在一些情况下，所述程序包含诊断程序。
93.输出组件535可将程序的结果输出到不同于第一衬垫的一或多个衬垫。
94.寄存器组件540可将值写入到寄存器以用于选择第一导电路径或第二导电路径。在一些情况下，寄存器与多路复用器的控制输入耦合以用于选择第一导电路径或第二导电路径以用于耦合第一导电路径或第二导电路径与存储器裸片的输入。在一些实例中，耦合第一导电路径与存储器裸片的输入是基于所述值，且隔离第二导电路径与存储器裸片的输入是基于所述值。在一些实例中，寄存器组件可认证主机装置且从主机装置接收所述值，其中将所述值写入到寄存器可以基于认证主机装置且从主机装置接收所述值。
95.镜像组件545可基于确定第一衬垫处的所述第一值而将第一导电路径设定为第二值。在一些情况下，第二值与所述第一值大体上相同。
96.图6示出根据本公开的方面的说明支持存储器存取栅极的一或多种方法600的流程图。方法600的操作可如本文中所描述由存储器装置或其组件实施。举例来说，方法600的操作可由如参考图5所描述的存储器装置执行。在一些实例中，存储器装置或存储器装置的一部分可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
97.在605，存储器装置可在存储器装置的控制器处确定存储器装置已进入第一模式。605的操作可根据本文中所描述的方法来执行。在一些实例中，605的操作的方面可由如参考图5所描述的确定组件执行。
98.在610，存储器装置可基于确定存储器装置已进入第一模式而耦合控制器的第一导电路径与存储器装置的存储器裸片的输入。610的操作可根据本文中所描述的方法来执行。在一些实例中，610的操作的方面可由参考图5所描述的耦合组件执行。
99.在615，存储器装置可基于确定存储器装置已进入第一模式而隔离控制器的第二导电路径与存储器裸片的输入。615的操作可根据本文中所描述的方法来执行。在一些实例中，615的操作的方面可由参考图5所描述的耦合组件执行。
100.在620，存储器装置可经由与第一导电路径耦合的控制器的第一衬垫接收用于激活存储器裸片的第一控制信号。620的操作可根据本文中所描述的方法来执行。在一些实例中，620的操作的方面可由如参考图5所描述的控制接收组件执行。
101.在625，存储器装置可基于接收到第一控制信号而激活存储器裸片。625的操作可根据本文中所描述的方法来执行。在一些实例中，625的操作的各方面可由参考图5所描述的存储器激活组件执行。
102.在630，存储器装置可在存储器装置上的执行与第一模式相关联的程序。630的操作可根据本文中所描述的方法来执行。在一些实例中，可以由如参考图5描述的程序组件执行630的操作的方面。
103.在635，存储器装置可将程序的结果输出到不同于第一衬垫的一或多个衬垫。635的操作可根据本文中所描述的方法来执行。在一些实例中，635的操作的方面可由如参考图5所描述的输出组件执行。
104.在一些实例中，如本文所描述的设备可执行例如方法600等一或多个方法。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)：在存储器装置的控制器处确定存储器装置已进入第一模式；基于确定存储器装置已进入第一模式而耦合控制器的第一导电路径与存储器装置的存储器裸片的输入；基于确定存储器装置已进入第一模式而隔离控制器的第二导电路径与存储器裸片的输入；经由与第一导电路径耦合的控制器的第一衬垫接收用于激活存储器裸片的第一控制信号；基于接收到第一控制信号激活存储器裸片；在存储器装置上执行与第一模式相关联的程序；以及将程序的结果输出到不同于第一衬垫的一或多个衬垫。
105.本文所描述的方法600和设备的一些实例还可包含用于以下的操作、特征、构件或指令：将用于选择第一导电路径或第二导电路径的值写入到寄存器，其中耦合第一导电路径与存储器裸片的输入可以基于所述值，且隔离第二导电路径与存储器裸片的输入可以基于所述值。
106.本文所描述的方法600和设备的一些实例还可包含用于以下的操作、特征、构件或指令：认证主机装置且从主机装置接收所述值，其中将所述值写入到寄存器可以基于认证主机装置且从主机装置接收所述值。
107.在本文所描述的方法600和设备的一些实例中，寄存器可与用于选择第一导电路径或第二导电路径的多路复用器的控制输入耦合以用于耦合第一导电路径或第二导电路径与存储器裸片的输入。
108.在本文所描述的方法600和设备的一些实例中，确定存储器装置可已进入第一模式可包含用于确定寄存器的值的操作、特征、构件或指令。
109.本文所描述的方法600和设备的一些实例还可包含用于以下的操作、特征、构件或指令：确定第一衬垫处的第一值，其中接收第一控制信号可以基于确定第一衬垫处的所述第一值；以及基于确定第一衬垫处的所述第一值而将第一导电路径设定为第二值。在本文所描述的方法600和设备的一些实例中，第二值可与所述第一值大体上相同。
110.在本文所描述的方法600和设备的一些实例中，执行所述程序可包含用于以下的操作、特征、构件或指令：经由所述一或多个衬垫从外部装置接收一组存储器存取信号；以及基于接收到所述一组存储器存取信号而在存储器裸片上执行一或多个存储器存取操作。
111.在本文所描述的方法600和设备的一些实例中，所述程序包含诊断程序。
112.在本文所描述的方法600和设备的一些实例中，存储器裸片的输入可以是芯片启用输入。
113.在本文所描述的方法600和设备的一些实例中，第一控制信号包含芯片启用信号。
114.在本文所描述的方法600和设备的一些实例中，第二导电路径可与从控制器的定序器接收第二芯片启用信号相关联。
115.应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可以组合来自方法中的两个或更多个的部分。
116.描述了一种设备。所述设备可包含存储器裸片和与存储器裸片耦合的控制器，所述控制器包含：衬垫，其用于接收用于激活存储器裸片的第一控制信号；第一导电路径，其与所述衬垫耦合；第二导电路径，其用于从控制器的定序器接收用于激活存储器裸片的第二控制信号；以及切换组件，其与第一导电路径和第二导电路径耦合且被配置成选择第一导电路径或第二导电路径以用于与存储器裸片耦合，其中控制器可操作以使用切换组件将第一控制信号或第二控制信号引导到存储器裸片。
117.在一些实例中，切换组件包含多路复用器，所述多路复用器具有与第一导电路径耦合的第一输入、与第二导电路径耦合的第二输入，以及经配置以与存储器裸片耦合的输出。
118.在一些实例中，存储于寄存器中的值向多路复用器指示是选择第一导电路径还是第二导电路径。
119.在一些实例中，切换组件可以软件实施。
120.在一些实例中，存储器裸片的芯片启用输入可与切换组件的输出耦合。
121.所述设备的一些实例可包含：总线，其耦合于存储器裸片与控制器之间，所述总线经配置以在存储器裸片与控制器之间传送数据；以及一组衬垫，其与所述总线耦合且经配置以在诊断程序期间与存储器裸片传送信号。
122.在一些实例中，控制器包含第二衬垫，其经配置以接收存储器裸片可在与诊断程序相关联的第一模式中的指示。
123.描述了一种设备。所述设备可包含控制器，其包含：用于接收第一控制信号的第一导电路径和用于接收第二控制信号的第二导电路径；存储器裸片，其与控制器耦合且被配置成基于存储器裸片接收到第一控制信号或第二控制信号而被激活，其中控制器可操作以经由第一导电路径接收第一控制信号，基于接收到第一控制信号而耦合第一导电路径与存储器裸片以将第一控制信号传输到存储器裸片，且基于控制器接收到第一控制信号而隔离第二导电路径与存储器裸片。
124.在一些实例中，控制器可包含：多路复用器，其与第一导电路径、第二导电路径和存储器裸片耦合且经配置以选择第一导电路径或第二导电路径以用于与存储器裸片耦合；以及寄存器，其与多路复用器耦合，其中存储于寄存器中的值向多路复用器指示是选择第
一导电路径还是第二导电路径。
125.在一些实例中，主机装置可与控制器耦合且经配置以将所述值提供到控制器。
126.在一些实例中，所述设备包含：总线，其耦合于存储器裸片与控制器之间，所述总线经配置以在存储器存取操作期间在存储器装置与控制器之间传送数据；以及一组衬垫，其与总线耦合且经配置以在存储器装置的诊断程序期间与存储器裸片传送信号。
127.在一些实例中，第一控制信号包含第一芯片启用信号，且其中第二导电路径可与从与存储器装置相关联的定序器接收的第二芯片启用信号相关联。
128.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
129.术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持电子在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件来中断所连接组件之间的信号流一段时间。
130.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器的组件将其它组件耦合在一起时，组件发起允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
131.术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，所述控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
132.如本文所用，术语“大体上”意指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特征的优点。
133.本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
134.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)，且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂
半导体区或沟道分离。如果沟道是n型(例如，大部分载流子为信号)，那么fet可以被称作n型fet。如果沟道是p型的(即，大部分载体为电洞)，那么fet可被称为p型fet。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。例如，将正电压或负电压分别施加到n型fet或p型fet可导致通道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去活”。
135.本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具特定细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
136.在附图中，类似组件或特征可以具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。
137.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
138.结合本文中本发明所描述的各种说明性区块和模块可使用通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核心，或任何其它这类配置)。
139.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施在本公开和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一者的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a和条件b两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
140.提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文描述的实例及设计，而是被赋予与本文公
开的原理及新颖特征一致的最宽范围。