半导体存储器装置和包括半导体存储器装置的存储器系统的制作方法

半导体存储器装置和包括半导体存储器装置的存储器系统
1.相关申请的交叉引用
2.本技术要求于2020年11月23日在韩国知识产权局提交的韩国专利申请no.10-2020-0157389的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
3.本文描述的示例实施例涉及存储器装置，并且更具体地，涉及包括多晶片的半导体存储器装置和包括该半导体存储器装置的存储器系统。


背景技术：

4.随着半导体存储器装置的操作速度增加，半导体存储器装置和存储器控制器之间接口的信号的摆动宽度通常减小。然而，随着摆动宽度的减小，在半导体存储器装置和存储器控制器之间传输的信号可能更容易由于由处理、电压和温度(pvt)改变引起的阻抗失配而失真。用于调整半导体存储器装置的输出阻抗和/或终端阻抗的阻抗校准操作可用于半导体存储器装置的发射级和/或接收级。阻抗校准操作可称为输入/输出(i/o)偏移消除操作或zq校准操作。


技术实现要素：

5.根据一些示例实施例，一种半导体存储器装置包括设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。主晶片在半导体存储器装置的初始化序列期间响应于第一阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(voh)电压；并且在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，多个从晶片中的每一个响应于第一阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器的第二参考voh电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据。
6.根据一些示例实施例，一种存储器系统包括：半导体存储器装置，其包括多个存储器晶片；以及存储器控制器，其控制半导体存储器装置。半导体存储器装置包括设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。在半导体存储器装置的初始化序列期间，主晶片响应于阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(voh)电压；并且在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，从晶片中的每一个响应于阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器
的第二参考voh电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据与第二校准数据之间的差的偏差数据。
7.根据一些示例实施例，一种半导体存储器装置包括：设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。主晶片在半导体存储器装置的初始化序列期间响应于阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(voh)电压；以及在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，从晶片中的每一个响应于阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器的第二参考voh电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据，以及在半导体存储器装置的空闲时段期间，基于与半导体存储器装置的操作电压和操作温度关联的检测信号，响应于不定期地从主晶片被提供的校准触发信号，通过由偏差数据指示的差更新存储在第二寄存器集中的第二校准数据。
8.因此，在初始化序列期间，从晶片中的每一个在第二寄存器集中的每一个中存储第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据。从晶片中的每一个基于偏差数据更新第二校准数据，而不执行额外阻抗校准操作。因此，从晶片中的每一个可以在空闲时段期间减小对应于背景阻抗校准间隔的间隔。
附图说明
9.通过参照附图详细描述本公开的示例实施例，本公开的以上和其它特征将被更清楚地理解。
10.图1是示出根据示例实施例的存储器系统的框图。
11.图2是示出根据示例实施例的图1中的半导体存储器装置中的主晶片的示例的框图。
12.图3示出了根据示例实施例的图2的主晶片中的第一存储体阵列。
13.图4示出了根据示例实施例的图2的主晶片中的数据i/o电路。
14.图5示出了根据示例实施例的图4中的数据i/o电路中的输出驱动器的电路图。
15.图6示出了根据示例实施例的用于解释图5中的数据输出电路的操作的示图。
16.图7示出了根据示例实施例的图2中的主晶片中的阻抗校准电路的框图。
17.图8示出了根据示例实施例的图7的阻抗校准电路中的校准电路的框图。
18.图9示出了根据示例实施例的图2中的从晶片中的阻抗校准电路的框图。
19.图10示出了图7中的主晶片中的阻抗校准电路中的第一寄存器集的示例。
20.图11示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
21.图12示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
22.图13和图14示出了根据示例实施例的在图1中的半导体存储器装置中，在初始化序列期间执行的阻抗校准操作。
23.图15示出了根据示例实施例的在图1中的半导体存储器装置中，在空闲时段期间
执行的背景阻抗校准操作。
24.图16a和图16b是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
25.图17是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
26.图18是根据示例实施例的包括半导体存储器装置的多芯片封装件的示意图。
27.图19是示出根据示例实施例的半导体存储器装置的框图。
28.图20是示出根据示例实施例的包括堆叠存储器装置的半导体封装件的配置图。
具体实施方式
29.下文中将参照附图更完全地描述本公开的示例实施例。在本技术中，相同的标号可指代相同元件。
30.图1是示出根据示例实施例的存储器系统的框图。
31.参照图1，存储器系统20可包括存储器控制器30和半导体存储器装置100。半导体存储器装置100包括多个存储器晶片200a至200k，其中k是大于二的整数。在示例实施例中，存储器晶片200a至200k中的每一个可被称作存储器芯片。存储器晶片200a至200k之一(例如，存储器晶片200a)可指示为主晶片，而存储器晶片200a至200k的除存储器晶片200a以外的其余存储器晶片(例如，存储器晶片200b至200k)可指示为多个从晶片。
32.存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制外部主机与多个存储器晶片200a至200k之间的整体数据交换。例如，存储器控制器30可以响应于主机的请求将数据写入多个存储器晶片200a至200k中或者从多个存储器晶片200a至200k读取数据。另外，存储器控制器30可以向多个存储器晶片200a至200k发出操作命令，以控制多个存储器晶片200a至200k。
33.存储器控制器30将诸如时钟信号clk、命令cmd、地址addr和数据信号dq的控制信号发送至存储器晶片200a至200k。存储器控制器30也从存储器晶片200a至200k接收数据信号dq。虽然未示出，但是存储器控制器30可以将数据选通信号以及数据信号dq发送至存储器晶片200a至200k，并且可以从存储器晶片200a至200k接收数据选通信号以及数据信号dq。存储器控制器30可以将写命令、读命令和阻抗校准命令发送至存储器晶片200a至200k中的每一个。存储器晶片200a至200k中的每一个可以响应于写命令执行写操作，响应于读命令执行读操作，并且响应于阻抗校准命令执行阻抗校准操作。
34.在示例实施例中，多个存储器晶片200a至200k中的每一个可为动态随机存取存储器(dram)，诸如双数据速率同步动态随机存取存储器(ddr sdram)、低功率双数据速率同步动态随机存取存储器(lpddr sdram)、图形双数据速率同步动态随机存取存储器(gddr sdram)等。
35.存储器晶片200a至200k可以共同连接至设置(形成)在板110中的外部电阻器rzq。外部电阻器rzq可以连接至电源电压vddq。在示例实施例中，外部电阻器rzq可以连接至地电压。
36.半导体存储器装置100还可包括电力管理集成电路(pmic)130和电压/温度(vt)传感器140。
37.pmic 130可以基于来自存储器控制器30的输入电压(未示出)生成操作电压vdd，并且可以将操作电压vdd提供至存储器晶片200a至200k。电压/温度传感器140可以感测操作电压vdd的电平和半导体存储器装置100的操作温度，并且向主晶片200a提供当操作电压vdd的电平和操作温度的改变超出参考范围时被激活的检测信号ds。在半导体存储器装置100的空闲模式下，当在确定的时间间隔内操作电压vdd的电平和操作温度的改变超出参考范围时，电压/温度传感器140可以不激活检测信号ds，以防止在参考范围附近频繁地执行阻抗校准操作。
38.存储器控制器30可包括中央处理单元(cpu)40，以控制存储器控制器30的操作。
39.在电力被供应至半导体存储器装置100的初始化序列期间，多个存储器晶片200a至200k中的每一个可以响应于来自存储器控制器30的第一阻抗校准命令执行阻抗校准操作。
40.在初始化序列期间，主晶片200a可以响应于第一阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(voh)电压，并且可以在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。
41.在初始化序列期间，在第一阻抗校准操作完成之后，从晶片200b至200k中的每一个可以响应于第一阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器的第二参考voh电压，并且可以在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据与第二校准数据之间的差的偏差数据。
42.另外，在半导体存储器装置100的空闲时段期间，主晶片200可以基于与半导体存储器装置100的操作电压和操作温度关联的检测信号ds不定期地将第一电压和第一温度与半导体存储器装置100的第二电压和第二温度进行比较，当第二电压与第一电压之间的第一差和第二温度与第一温度之间的第二差超出参考范围时，主晶片200可以执行背景阻抗校准操作，可以在第一寄存器集中存储与背景阻抗校准操作关联的第三校准数据、第二电压和第二温度，并且可以向从晶片200b至200k提供与背景阻抗校准操作关联的校准触发信号。校准触发信号可以指示背景阻抗校准操作被执行。
43.另外，在空闲时段期间，在背景阻抗校准操作完成之后，从晶片200b至200k中的每一个可以响应于校准触发信号通过由偏差数据指示的差更新存储在第二寄存器集中的第二校准数据。
44.图2是示出根据示例实施例的图1中的半导体存储器装置中的主晶片的示例的框图。
45.参照图2，主晶片200a可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器(ra mux)240、刷新计数器245、列地址(ca)锁存器250、行解码器260、列解码器270、读出放大器单元285、i/o门控电路290、存储器单元阵列300、数据i/o电路320、纠错码(ecc)引擎390和阻抗(zq)校准电路400。
46.存储器单元阵列300可包括第一存储体阵列310a至第八存储体阵列310h，行解码器260可包括分别耦接至第一存储体阵列310a至第八存储体阵列310h的第一行解码器260a至第八行解码器260h，列解码器270可包括分别耦接至第一存储体阵列310a至第八存储体
阵列310h的第一列解码器270a至第八列解码器270h，读出放大器单元285可包括分别耦接至第一存储体阵列310a至第八存储体阵列310h的第一读出放大器285a至第八读出放大器285h。
47.第一存储体阵列310a至第八存储体阵列310h、第一行解码器260a至第八行解码器260h、第一列解码器270a至第八列解码器270h、和第一读出放大器285a至第八读出放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310a至第八存储体阵列310h中的每一个可包括形成在多条字线wl和多条位线bl的交叉点处的多个存储器单元mc。
48.地址寄存器220可以从存储器控制器30接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220可以将接收到的存储体地址bank_addr提供至存储体控制逻辑230，将接收到的行地址row_addr提供至行地址复用器240，并且将接收到的列地址col_addr提供至列地址锁存器250。
49.存储体控制逻辑230可以响应于存储体地址bank_addr生成存储体控制信号。对应于存储体地址bank_addr的第一行解码器260a至第八行解码器260h之一可以响应于存储体控制信号被激活，对应于存储体地址bank_addr的第一列解码器270a至第八列解码器270h之一可以响应于存储体控制信号被激活。
50.行地址复用器240可以从地址寄存器220接收行地址row_addr，并且可以从刷新计数器245接收刷新行地址ref_addr。行地址复用器240可以选择性地输出行地址row_addr或者刷新行地址ref_addr作为行地址ra。从行地址复用器240输出的行地址ra可以被施加到第一行解码器260a至第八行解码器260h。
51.刷新计数器245可以在控制逻辑电路210的控制下顺序地增加或减小刷新行地址ref_addr。
52.第一行解码器260a至第八行解码器260h中的被激活的一个(被存储体控制逻辑230激活)行解码器可以解码从行地址复用器240输出的行地址ra，并且激活对应于行地址ra的字线。例如，被激活的行解码器可以将字线驱动电压施加至对应于行地址的字线。
53.列地址锁存器250可以从地址寄存器220接收列地址col_addr，并且临时存储接收到的列地址col_addr。在一些示例实施例中，在突发模式下，列地址锁存器250可以生成从接收到的列地址col_addr增加的列地址。列地址锁存器250可以将临时存储或生成的列地址施加至第一列解码器270a至第八列解码器270h。
54.第一列解码器270a至第八列解码器270h中的被激活的一个列解码器可以通过i/o门控电路290激活对应于存储体地址bank_addr和列地址col_addr的读出放大器。
55.i/o门控电路290可包括用于门控输入/输出数据的电路，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第八存储体阵列310h输出的数据的读数据锁存器和用于将数据写入至第一存储体阵列310a至第八存储体阵列310h的写驱动器。
56.可以通过耦接至将从其中读取数据的一个存储体阵列的读出放大器读出从第一存储体阵列310a至第八存储体阵列310h的一个存储体阵列读取的码字cw，并且码字cw可以存储在读数据锁存器中。存储在读数据锁存器中的码字cw可以在通过ecc引擎390对码字cw执行ecc解码之后经由数据i/o电路320被提供至存储器控制器30。
57.将被写入到第一存储体阵列310a至第八存储体阵列310h中的一个存储体阵列中的数据信号dq可从存储器控制器30被提供至数据i/o电路320。数据i/o电路320可以基于数
据信号dq将数据dta提供至ecc引擎390。ecc引擎390可以对数据dta执行ecc编码，以生成奇偶校验比特，ecc引擎390可以将数据dta和奇偶校验比特提供至i/o门控电路290，并且i/o门控电路290可以通过写驱动器在一个存储体阵列中的子页中写入数据dta和奇偶校验比特。
58.数据i/o电路320可以在写操作中接收时钟信号clk和数据信号dq。在写操作中，数据i/o电路320可以基于来自阻抗校准电路400的上拉控制码pucd和下拉控制码pdcd驱动数据dta的比特，以生成具有目标voh电平的数据信号dq，并且通过数据i/o焊盘301将数据信号dq提供至存储器控制器30。
59.ecc引擎390可以基于来自控制逻辑电路210的第二控制信号ctl2对数据dta执行ecc编码。
60.阻抗校准电路400可以通过阻抗(zq)焊盘401a连接至外部电阻器rzq，外部电阻器rzq可以连接至电源电压vddq。在示例实施例中，外部电阻器rzq可以连接至地电压。另外，阻抗校准电路400可以通过连接焊盘402a连接至从晶片200b至200k。
61.控制逻辑电路210可以控制主晶片200a的操作。例如，控制逻辑电路210可以生成用于主晶片200a的控制信号，以执行写操作、读操作或者阻抗校准操作。控制逻辑电路210可包括解码从存储器控制器30接收到的命令cmd的命令解码器211，并且可包括设置主晶片200a的操作模式的模式寄存器212。
62.命令解码器211可以通过解码写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等生成对应于命令cmd的控制信号。控制逻辑电路210可以生成第一控制信号ctl1以控制i/o门控电路290，可以生成第二控制信号ctl2以控制ecc引擎390，并且可以生成模式寄存器集信号mrs以控制阻抗校准电路400。模式寄存器集信号mrs可包括阻抗校准命令zq_cal。
63.从晶片200b至200k中的每一个的配置可以与图2的主晶片200a的配置基本相同或相似。
64.图3示出了根据示例实施例的图2的主晶片中的第一存储体阵列。
65.参照图3，第一存储体阵列310a可包括多条字线wl1、wl2、wl2m-1和wl2m(例如，wl1至wl2m)(其中m是大于2的自然数)、多条位线bl1、bl2、bl2n-1和bl2n(例如，bl1至bl2n)(其中n是大于2的自然数)和设置在字线wl1至wl2m与位线bl1至bl2n之间的交叉点附近的多个存储器单元mc。在示例实施例中，多个存储器单元mc中的每一个可包括动态随机存取存储器(dram)单元结构。连接多个存储器单元mc的多条字线wl1至wl2m可被称作第一存储体阵列310a的行，连接多个存储器单元mc的多条位线bl1至bl2n可被称作第一存储体阵列310a的列。
66.图4示出了根据示例实施例的图2的主晶片中的数据i/o电路。
67.参照图4，数据i/o电路320可包括数据输入电路330和数据输出电路340。数据输出电路340可包括预驱动器350和输出驱动器360。
68.数据输入电路330可以从存储器控制器30接收数据信号dq，可以将数据信号dq转换为数据dta，并且可以将数据dta提供至ecc引擎390。数据输出电路340可以将来自ecc引擎390的数据dta转换为数据信号dq，并且可以将数据信号dq提供至存储器控制器30。
69.预驱动器350可以接收数据dta，可以基于上拉控制码pucd和下拉控制码pdcd生成
上拉驱动信号puds和下拉驱动信号pdds，并且可以将上拉驱动信号puds和下拉驱动信号pdds提供至输出驱动器360。
70.例如，当数据dta处于高电平时，预驱动器350可以缓冲上拉控制码pucd，并且生成与上拉控制码pucd基本上相同的上拉驱动信号puds，并且可以生成用于断开输出驱动器360的下拉驱动器(诸如图5所示的下拉驱动器363)中包括的所有晶体管的下拉驱动信号pdds。相反地，当数据dta处于低电平时，预驱动器350可以缓冲下拉控制码pdcd，并且生成与下拉控制码pdcd基本上相同的下拉驱动信号pdds，并且生成用于断开输出驱动器360的上拉驱动器(诸如图5所示的上拉驱动器361)中包括的所有晶体管的上拉驱动信号puds。当输出驱动器360输出数据信号dq时，预驱动器350可以确定由上拉驱动器361生成的电流和下拉驱动器363(图5所示)的电阻。
71.图5示出了根据示例实施例的图4中的数据i/o电路中的输出驱动器的电路图。
72.参照图5，输出驱动器360可包括上拉驱动器361和下拉驱动器363。
73.上拉驱动器361可包括连接在电源电压vddq与输出节点on1之间的第一上拉晶体管nu1至第r(r是大于1的自然数)上拉晶体管nur。第一上拉晶体管nu1至第r上拉晶体管nur中的每一个可为n沟道金属氧化物半导体(nmos)晶体管。
74.下拉驱动器363可包括连接在输出节点on1与地电压vss之间的第一下拉晶体管nd1至第r下拉晶体管ndr。第一下拉晶体管nd1至第r下拉晶体管ndr中的每一个可为nmos晶体管。
75.当数据dta处于高电平时，上拉驱动器361可以从预驱动器350接收对应于上拉控制码pucd的上拉驱动信号puds(例如，puds[1]至puds[r])，并且生成通过上拉控制码pucd确定的电流。下拉驱动器363中包括的下拉晶体管nd1至ndr可根据下拉驱动信号pdds(例如，pdds[1]至pdds[r])被全部断开。
[0076]
当数据dta处于高电平时，通过上拉驱动器361生成的电流可经由数据i/o(或dq)焊盘301被传输至存储器控制器30中的片上终端(odt)电阻器rodt_mc。odt电阻器rodt_mc接收的数据信号dq由通过上拉驱动器361生成的电流和odt电阻器rodt_mc确定，并且具有根据阻抗校准电路400生成的上拉控制码pucd调整的目标voh电压。
[0077]
当数据dta处于低电平时，上拉驱动器361中包括的上拉晶体管nu1至nur可以根据上拉驱动信号puds被全部断开。下拉驱动器363可以从预驱动器330接收对应于下拉控制码pdcd的下拉驱动信号pdds，并且可以具有通过下拉控制码pdcd确定的电阻。
[0078]
当数据dta处于低电平时，上拉驱动器361不生成电流，因此，odt电阻器rodt_mc接收的数据信号dq具有与地电压vss基本上相同的输出低电平电压(vol)电压。
[0079]
根据示例实施例，上拉驱动器361或者下拉驱动器363的总电阻(例如，终端电阻(rtt))可以响应于特定上拉驱动信号puds或下拉驱动信号pdds而改变。通过改变插入存储器插槽的存储器模块的数量，可以实现单加载或双加载，并且可以选择适于条件的rtt。
[0080]
图6示出了根据示例实施例的用于解释图5中的数据输出电路的操作的示图。
[0081]
参照图6，数据信号dq可以根据数据dta具有高电平或低电平。数据信号dq是在voh与vol之间摆动的交流(ac)信号。
[0082]
存储器控制器30可以从存储器晶片200a至200k中的每一个接收数据信号dq，确定voh电压和vol电压，并且根据voh电压和vol电压确定参考电压vref。存储器控制器30可以
将数据信号dq与参考电压vref进行比较，并且确定接收到的数据值(例如，0或1)。
[0083]
可将各种工艺-电压-温度(pvt)条件应用于存储器晶片200a至200k中的每一个。pvt条件可包括晶圆处理中的非均匀掺杂、当供应电力时随着电流通过不同元件的电压降，以及沿着信号通过的路径的温度。存储器晶片200a至200k的输出侧的ac导通电阻(下文中，称作“ron ac”)可以随pvt条件而改变，并且数据信号dq的voh电压可以随ron ac而改变。
[0084]
可以将各种操作频率应用于存储器晶片200a至200k中的每一个。当操作频率改变时，数据信号dq的voh电压可改变。因此，存储器晶片200a至200k中的每一个的信号完整性可以根据pvt条件(例如，操作参数)和操作频率通过生成上拉控制码pucd和下拉控制码pdcd而提高，从而数据信号dq具有最佳voh电压。
[0085]
阻抗校准电路400可以生成用于目标voh电压的上拉控制码pucd和下拉控制码pdcd，并且在阻抗校准间隔期间，响应于模式寄存器集信号mrs，将上拉控制码pucd和下拉控制码pdcd存储在其中的第一寄存器集中。
[0086]
在正常操作时段期间，阻抗校准电路400可向数据输出电路340提供用于目标voh电压的上拉控制码pucd和下拉控制码pdcd，并且数据输出电路340可以基于上拉控制码pucd和下拉控制码pdcd将数据信号dq发送至存储器控制器30。模式寄存器集信号mrs可包括关于存储器控制器30的odt电阻器rodt_mc的阻抗的信息，并且可包括指示是增大还是减小数据信号dq的voh电压的信息。模式寄存器集信号mrs可包括阻抗校准命令zq_cal。
[0087]
图7示出了根据示例实施例的图2中的主晶片中的阻抗校准电路的框图。
[0088]
参照图7，阻抗校准电路400可包括校准(zq)控制器405、校准电路420、目标电压生成器(tvg)410和第一寄存器集(寄存器集)480。
[0089]
校准控制器405可以从主晶片200a中的命令解码器(cd)(即，对应的命令解码器)211接收阻抗校准命令zq_cal。
[0090]
校准电路420可以通过阻抗焊盘401a连接至外部电阻器rzq，可以响应于来自校准控制器405的校准使能信号zqen1执行阻抗校准操作以将第一上拉控制码pucd1和第一下拉控制码pdcd1提供至输出驱动器360，可以将第一上拉控制码pucd1和第一下拉控制码pdcd1作为第一校准数据存储在第一寄存器集480中，并且可以向校准控制器405提供指示阻抗校准操作已完成的第一比较信号cs11和第二比较信号cs12。校准电路420可以执行用于各种操作电压和操作温度的阻抗校准操作。
[0091]
目标电压生成器410可以响应于校准使能信号zqen1生成目标voh电压(下文中，还称作“vtg1”)，并且可以将目标voh电压vtg1提供至校准电路420。
[0092]
第一寄存器集480可以通过第一连接焊盘402a连接至从晶片200b至200k，可以存储第一上拉控制码pucd1和第一下拉控制码pdcd1，并且可以存储与阻抗校准操作关联的电压数据vd和温度数据td。
[0093]
校准控制器405可包括计时器407、比较器(comp)409和逻辑408。校准控制器405可以接收表示阻抗校准操作中的操作电压的电压信号vs和表示阻抗校准操作中的操作温度的温度信号ts，并且可以将电压信号vs和温度信号ts分别作为电压数据vd和温度数据td存储在第一寄存器集480中。
[0094]
计时器407可以响应于阻抗校准命令zq_cal在根据半导体存储器装置100的规格确定的阻抗校准时段期间激活校准使能信号zqen1。另外，计时器407可以在空闲时段期间
生成周期性地激活的间隔信号its，并且可以将间隔信号its提供至逻辑408。
[0095]
在空闲时段期间，当校准控制器405接收电压信号vs和温度信号ts时，比较器409可以将电压信号vs(第二电压)和温度信号ts(第二温度)与预先存储在第一寄存器集480中的电压数据vd和温度数据td进行比较，当电压信号vs与电压数据vd之间的第一差和温度信号ts与温度数据td之间的第二差超出参考范围时，可以激活校准使能信号zqen1，并且可以向逻辑408提供指示第一差和第二差的比较信号cps。在空闲时段期间，校准电路420可以响应于激活的校准使能信号zqen1执行背景阻抗校准操作，并且可以将与背景阻抗校准操作关联的第三校准数据、第二电压和第二温度存储在第一寄存器集480。
[0096]
逻辑408可以接收间隔信号its和比较信号cps，并且当指示第一差和第二差的比较信号cps超出参考范围时，可以通过信号焊盘403a将校准触发信号zqtrg提供至从晶片200b至200k。
[0097]
图8示出了根据示例实施例的图7的阻抗校准电路中的校准电路的框图。
[0098]
参照图8，校准电路420包括上拉(pu)驱动器421、第一码生成器430、第一码存储电路(码存储电路)440、下拉(pd)驱动器451、复制下拉(pd)驱动器453、第二码生成器460和第二码存储电路(码存储电路)470。
[0099]
上拉驱动器421连接在电源电压vddq与第一节点n11之间，并且可以具有与图5中的上拉驱动器361相似的配置。复制下拉驱动器453连接在第一节点n11与地电压vss之间，并且可以具有与图5中的下拉驱动器363相似的配置。下拉驱动器451连接在第二节点n12与地电压vss之间，第二节点n12与耦接至外部电阻器rzq的阻抗焊盘401连接。下拉驱动器451可以具有与图5中的下拉驱动器363相似的配置。
[0100]
第一码生成器430可以生成根据将第一目标voh电压vtg1与第一节点n11的第一电压(或上拉电压)vpu进行比较的结果获得的第一上拉控制码pucd1。第一码生成器430包括第一比较器431和第一计数器(计数器)433。
[0101]
第一比较器431可以响应于校准使能信号zqen1被启用，将第一目标voh电压vtg1与第一电压vpu进行比较以输出第一比较信号cs11，并且可以将第一比较信号cs11提供至第一计数器433和第一码存储电路440。第一计数器433可以响应于第一比较信号cs11执行计数操作以生成第一上拉控制码pucd1，并且可以在第一比较信号cs11的逻辑电平转变之前执行计数操作以增大或减小第一上拉控制码pucd1。第一计数器433可以将第一上拉控制码pucd1提供至上拉驱动器421和第一码存储电路440。
[0102]
上拉驱动器421可以响应于第一上拉控制码pucd1调整/校准上拉阻抗。第一上拉控制码pucd1可以在第一目标voh电压vtg1变得与上拉电压vpu基本上相同之前被校准/改变。
[0103]
当第一比较信号cs11的逻辑电平转变时，第一码存储电路440可以存储第一上拉控制码pucd1。换句话说，当第一目标voh电压vtg1变为上拉电压vpu时，第一码存储电路440可以存储第一上拉控制码pucd1。
[0104]
第二码生成器460可以生成从将第二节点n12的第二电压(或下拉电压)vpd与参考电压vref进行比较的结果中获得的第一下拉控制码pdcd1。第二码生成器460包括第二比较器461和第二计数器(计数器)463。第二比较器461可以响应于校准使能信号zqen1被启用，可以将参考电压vref与第二电压vpd进行比较，以输出第二比较信号cs12，并且可以将第二
比较信号cs12提供至第二计数器463和第二码存储电路470。
[0105]
第二计数器463可以响应于第二比较信号cs12执行计数操作，以生成第一下拉控制码pdcd1，并且可以在第二比较信号cs12的逻辑电平转变之前执行计数操作以增大或减小第一下拉控制码pdcd1。第二计数器463可以将第一下拉控制码pdcd1提供至下拉驱动器451、复制下拉驱动器453和第二码存储电路470。
[0106]
下拉驱动器451可以响应于第一下拉控制码pdcd1调整/校准下拉阻抗。复制下拉驱动器453可以响应于第一下拉控制码pdcd1调整/校准下拉阻抗。第一下拉控制码pdcd1可在下拉电压vpd变得与参考电压vref基本上相同之前被校准/改变。当第二比较信号cs12的逻辑电平转变时，第二码存储电路470可以存储第一下拉控制码pdcd1。换句话说，当下拉电压vpd变为参考电压vref时，第二码存储电路470可以存储第一下拉控制码pdcd1。
[0107]
校准电路420将第一比较信号cs11和第二比较信号cs12提供至校准控制器405。
[0108]
图9示出了根据示例实施例的图2中的从晶片中的阻抗校准电路的框图。
[0109]
参照图9，从晶片200b可包括命令解码器(cd)211b和阻抗校准电路400b。阻抗校准电路400b可包括校准(zq)控制器405b、校准电路420b、目标电压生成器(tvg)410b、第二寄存器集(寄存器集)480b、缓冲器490b和计算器(calc)495b。
[0110]
校准控制器405b可以从从晶片200b中的命令解码器(即，对应的命令解码器)211b接收阻抗校准命令zq_cal。校准控制器405b可包括计时器407b，并且计时器407b可以以根据从晶片200b的阻抗校准次序预确定的延迟的时序激活校准使能信号zqen2，并且在阻抗校准时段期间可以保持校准使能信号zqen2的激活的状态。另外，在空闲时段期间，校准控制器405b可以通过信号焊盘403b从主晶片200a接收校准触发信号zqtrg，可以以根据从晶片200b的阻抗校准次序预确定的延迟的时序激活校准使能信号zqen2，并且在阻抗校准时段期间可以保持校准使能信号zqen2的激活的状态。
[0111]
校准电路420b可以通过阻抗焊盘401b连接至外部电阻器rzq，可以响应于来自校准控制器405b的校准使能信号zqen2执行阻抗校准操作，以将第二上拉控制码pucd2和第二下拉控制码pdcd2提供至输出驱动器，可以将第二上拉控制码pucd2和第二下拉控制码pdcd2作为第二校准数据存储在第二寄存器集480b中，并且可以向校准控制器405b提供指示阻抗校准操作完成的第一比较信号cs21和第二比较信号cs22。目标电压生成器410b可以响应于校准使能信号zqen2生成目标voh电压vtg2，并且可以将目标voh电压vtg2提供至校准电路420b。
[0112]
缓冲器490b可以通过连接焊盘402b从第一寄存器集480接收第一校准数据(即，第一上拉控制码pucd1和第一下拉控制码pdcd1)，并且可以存储第一校准数据。在空闲时段期间，计算器495b可以将第二上拉控制码pucd2和第二下拉控制码pdcd2与存储在缓冲器490b中的第一校准数据进行比较，可以生成对应于第二上拉控制码pucd2和第一上拉控制码pucd1与第二下拉控制码pdcd2和第一下拉控制码pdcd1之间的差的偏差数据ofs，并且可以在其中存储第二校准数据的第二寄存器集480b中存储偏差数据ofs。
[0113]
当校准控制器405b响应于校准触发信号zqtrg再次激活校准使能信号zqen2时，校准电路420b可以通过偏差数据ofs指示的差更新第二上拉控制码pucd2和第二下拉控制码pdcd2，而不执行阻抗校准操作。因此，在空闲时段期间，阻抗校准电路400b可以减小阻抗校准间隔。
[0114]
图10示出了图7中的主晶片中的阻抗校准电路中的第一寄存器集的示例。
[0115]
参照图10，多个索引idx11至idx1s(其中，s是大于2的整数)中的每一个可以存储用于多个电压变量和温度变量集(vvar1[1:x]，tvar1[1:y])至(vvars[1:x]，tvars[1:y])中的对应一个的第一上拉控制码pucd11[1:r]至pucd1s[1:r]中的对应一个和第一下拉控制码pdcd11[1:r]至pdcd1s[1:r]中的对应一个。这里，x和y中的每一个是大于2的整数。在初始化序列期间，可以在各种操作电压下存储第一上拉控制码pucd11[1:r]至pucd1s[1:r]中的对应一个和第一下拉控制码pdcd11[1:r]至pdcd1s[1:r]中的对应一个。在空闲时段期间，随着电压和温度改变，还可在第一寄存器集480中存储额外的上拉控制码、下拉控制码和电压-温度集。
[0116]
第一寄存器集480可包括多个列481、482、483和484。第一上拉控制码pucd1可以存储在列481中，第一下拉控制码pdcd1可以存储在列482中，电压变量vvar可以存储在列483中，并且温度变量tvar可以存储在列484中。覆盖指定范围的代表值可以作为电压变量vvar和温度变量tvar中的每一个被存储。与指定范围关联的平均值可以作为代表值被存储。当存储代表值作为电压变量vvar和温度变量tvar中的每一个时，指定范围内的电压和温度被分别看作是相同电压和相同温度。由于图7中的逻辑408基于间隔信号its和比较信号cps激活校准触发信号zqtrg，因此代表值可以防止阻抗校准操作被频繁地执行。也就是说，当电压和温度的改变超出参考范围时，可以不定期地执行背景阻抗校准操作。另外，由于当检测到超出参考范围的电压和温度时背景阻抗校准操作被执行，因此当半导体存储器装置100的操作温度极大改变时背景阻抗校准操作被执行。
[0117]
图11示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
[0118]
参照图11，第二寄存器集480b可包括在初始化序列期间在阻抗校准操作中获得的第二上拉控制码pucd21[1:r]至pucd2s[1:r]、第二下拉控制码pdcd21[1:r]至pdcd2s[1:r]和偏差数据ofs21[1:z]至ofs2s[1:z](z是大于2的整数)。在空闲时段期间，当要在阻抗校准操作中更新第二上拉控制码pucd21[1:r]至pucd2s[1:r]和第二下拉控制码pdcd21[1:r]至pdcd2s[1:r]时，第二上拉控制码pucd21[1:r]至pucd2s[1:r]和第二下拉控制码pdcd21[1:r]至pdcd2s[1:r]可以通过偏差数据ofs21[1:z]至ofs2s[1:z]中的对应一个指示的差来更新。
[0119]
第二寄存器集480b可包括多个列481b、482b和485b。第二上拉控制码pucd2可以存储在列481b中，第二下拉控制码pdcd2可以存储在列482b中，并且偏差数据ofs可以存储在列485b中。
[0120]
图12示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
[0121]
参照图12，第二寄存器集480c可包括在初始化序列期间在阻抗校准操作中获得的第二上拉控制码pucd31[1:r]至pucd3s[1:r]、第二下拉控制码pdcd31[1:r]至pdcd3s[1:r]和偏差数据ofs31[1:z]至ofs3s[1:z]。在空闲时段期间，当第二上拉控制码pucd31[1:r]至pucd3s[1:r]和第二下拉控制码pdcd31[1:r]至pdcd3s[1:r]将在阻抗校准操作中更新时，第二上拉控制码pucd31[1:r]至pucd3s[1:r]和第二下拉控制码pdcd31[1:r]至pdcd3s[1:r]可以通过偏差数据ofs31[1:z]至ofs3s[1:z]中的对应一个指示的差来更新。
[0122]
第二寄存器集480c可包括多个列481c、482c和485c。第二上拉控制码pucd3可以存储在列481c中，第二下拉控制码pdcd3可以存储在列482c中，并且偏差数据ofs可以存储在
列485c中。
[0123]
图13和图14示出了根据示例实施例的在图1中的半导体存储器装置中，在初始化序列期间执行阻抗校准操作。
[0124]
在图13中，图1中的半导体存储器装置100包括主晶片200a和从晶片200b至200h。这里，h是大于2的整数。
[0125]
参照图13，主晶片200a和从晶片200b至200h中的每一个包括连接至外部电阻器rzq的阻抗焊盘zq，主晶片200a包括连接至第一连接焊盘402a的第一寄存器集480，并且从晶片200b至200h中的每一个包括第二寄存器集480b至480h中的对应一个和缓冲器490b至490h中的对应一个。缓冲器490b至490h中的每一个可以通过第二连接焊盘402b至402h中的对应一个连接至主晶片200a中的第一寄存器集480。
[0126]
参照图14，在初始化序列期间，主晶片200a(die1)和从晶片200b至200h(die2至die8)中的每一个从存储器控制器30接收阻抗校准命令zq_cal，并且主晶片200a和从晶片200b至200h中的每一个按次序执行阻抗校准操作(cal_op)。主晶片200a将第一校准数据、操作电压和操作温度存储在第一寄存器集480中，从晶片200b至200h中的每一个将第二校准数据和偏差数据存储在第二寄存器集480b至480h中的对应一个中。
[0127]
图15示出了根据示例实施例的在图1中的半导体存储器装置中，在空闲时段期间执行背景阻抗校准操作。
[0128]
参照图15，当电压和温度的改变超出参考范围时，主晶片200a在内部激活校准使能信号zqen1，执行背景阻抗校准操作(cal_op)，将第三校准数据存储在第一寄存器集480中，并且将校准触发信号zqtrg提供至从晶片200b至200h中的每一个。
[0129]
从晶片200b至200h中的每一个响应于校准触发信号zqtrg基于存储在第二寄存器集480b至480h中的对应一个中的偏差数据更新预先存储的第二校准数据lat。由于从晶片200b至200h中的每一个通过由偏差数据指示的差来调整第二校准数据，并且存储调整后的第二校准数据而不是执行阻抗校准操作，因此在空闲时段期间，从晶片200b至200h中的每一个可以减小对应于背景阻抗校准间隔的间隔。
[0130]
如参照图1和图13的描述，主晶片200a和从晶片200b至200h设置(形成)在相同的板110中，并且从pmic 130接收操作电压vdd。在制造主晶片200a和从晶片200b至200h时主晶片200a和从晶片200b至200h中的每一个的工艺差可为不同的参数，但是当主晶片200a和从晶片200b至200h操作时可为不变的参数。考虑电压和温度，由于主晶片200a和从晶片200b至200h在封装件中邻近，并且封装件的热导率通常较高，因此主晶片200a和从晶片200b至200h中的每一个的温度改变相对于彼此相似。另外，由于主晶片200a和从晶片200b至200h中的每一个通过相似路径从pmic 130接收操作电压vdd，因此主晶片200a和从晶片200b至200h中的每一个的电压改变相对于彼此相似。
[0131]
因此，主晶片200a将在初始化序列期间在阻抗校准操作中获得的第一校准数据存储在第一寄存器集中，并且从晶片200b至200h中的每一个将在初始化序列期间在阻抗校准操作中获得的第二校准数据和对应于第一校准数据和第二校准数据的偏差数据存储在第二寄存器集中的每一个中。在空闲时段期间，当电压和温度改变时，从晶片200b至200h中的每一个基于偏差数据更新第二校准数据，而不执行额外阻抗校准操作。因此，在空闲时段期间，从晶片200b至200h中的每一个可以减小对应于背景阻抗校准间隔的间隔。
[0132]
图16a和图16b是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
[0133]
参照图1至图16b，提供了一种操作包括共同连接至设置在板110中的外部电阻器rzq的主晶片200a和多个从晶片200b至200k的半导体存储器装置100的方法。根据该方法，将电力施加至半导体存储器装置100(通电)(操作s210)并且执行初始化序列。在初始化序列期间，将阻抗校准命令从存储器控制器30施加至主晶片200a和从晶片200b至200k。
[0134]
主晶片200a执行第一阻抗校准操作(操作s220)，并且主晶片200a将与第一阻抗校准操作关联的第一校准数据、电压和温度存储在第一寄存器集480中(操作s230)。
[0135]
从晶片200b至200k中的每一个执行第二阻抗校准操作(操作s240)，并且从晶片200b至200k中的每一个将通过第二阻抗校准操作获得的第二校准数据和对应于的第一校准数据与第二校准数据之间的差的偏差数据存储在第二寄存器集480b中(操作s250)。
[0136]
半导体存储器装置100进入空闲模式(操作s260)，并且执行写操作和/或读操作。当半导体存储器装置100的操作电压和操作温度改变时，主晶片200a确定阻抗校准操作是否被触发(操作s270)。当阻抗校准操作未被触发时(操作s270中的否)，半导体存储器装置100进入空闲模式。
[0137]
当阻抗校准操作被触发时(操作s270中的是)，电压/温度传感器确定电压改变vvar和温度改变tvar是否在参考范围内(操作s280)。
[0138]
当确定电压改变vvar和温度改变tvar在参考范围内时(操作s280中的是)，半导体存储器装置100进入空闲模式。当确定电压改变vvar和温度改变tvar超出参考范围时(操作s280中的否)，在操作s310中，主晶片200a中的校准控制器405通过搜索第一寄存器集480，基于电压改变vvar和温度改变tvar是否匹配存储在第一寄存器集480中的条目来确定电压改变vvar和温度改变tvar是否是新的条目(操作s320)。校准控制器405可以首先搜索温度，然后当找到温度匹配时可以搜索电压。
[0139]
当确定电压改变vvar和温度改变tvar是不匹配存储在第一寄存器集480中的条目的新条目时(操作s320中的是)，主晶片200a在新电压和新温度下执行背景校准操作(操作s330)，并且将第三校准数据存储在第一寄存器集480中(操作s340)。校准控制器405将校准触发信号zqtrg提供至从晶片200b至200k中的每一个。从晶片200b至200k中的每一个响应于校准触发信号zqtrg通过由偏差数据指示的差来更新第二校准数据，并且将更新的第二校准数据存储在第二寄存器集480b中(操作s350)。半导体存储器装置100进入空闲模式(操作s260)。
[0140]
当确定电压改变vvar和温度改变tvar非新条目时(操作s320中的否)，从晶片200b至200k中的每一个响应于校准触发信号zqtrg通过由偏差数据指示的差来更新第二校准数据，并且将更新的第二校准数据存储在第二寄存器集480b中(操作s350)。
[0141]
图17是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
[0142]
参照图1至图17，在操作包括多晶片的半导体存储器装置100的方法中，在初始化序列期间，主晶片200执行第一阻抗校准操作，以在主晶片200的第一寄存器集480中存储第一校准数据、关联的电压和关联的温度(操作s410)。
[0143]
在初始化序列期间，从晶片200b至200k中的每一个执行第二阻抗校准操作，以在
第二寄存器集480b中存储第二校准数据和对应于第一校准数据与第二校准数据之间的差的偏差数据(操作s420)。
[0144]
当在半导体存储器装置100的空闲时段期间，操作电压改变和操作温度改变超出参考范围时，主晶片200a执行背景阻抗校准操作，以将第三校准数据存储在第一寄存器集480中(操作s430)，并且将校准触发信号zqtrg提供至从晶片200b至200k中的每一个。
[0145]
从晶片200b至200k中的每一个响应于校准触发信号zqtrg通过由存储在第二寄存器集480b中的偏差数据指示的差来更新第二校准数据(操作s440)。从晶片200b至200k中的每一个将更新的第二校准数据存储在第二寄存器集480b中。
[0146]
图18是根据示例实施例的包括半导体存储器装置的多芯片封装件的示意图。
[0147]
参照图18，多芯片封装件500可包括按次序堆叠在封装件衬底510上的多个存储器晶片530、540和550。存储器晶片530可为主晶片，存储器晶片540和550可为从晶片。主晶片530可以与图2的主晶片200a具有基本相同的配置，并且从晶片540和550中的每一个可以与图2的主晶片200a具有基本相似的配置。
[0148]
硅穿通件(tsv)(未示出)、键合线(未示出)、凸块(未示出)或者焊料球520可用于将存储器晶片530、540和550彼此电连接。
[0149]
存储器晶片530、540和550中的每一个可以采用阻抗校准电路。主晶片530可以采用图7中的阻抗校准电路400，并且从晶片540和550中的每一个可以采用图9中的阻抗校准电路400b。
[0150]
主晶片530可以通过布线561连接至从晶片540，并且可以通过布线562连接至从晶片550。主晶片530的第一寄存器集可以通过布线561连接至从晶片540中的缓冲器，主晶片530的第一寄存器集可以通过布线562连接至从晶片550中的缓冲器。
[0151]
图19是示出根据示例实施例的半导体存储器装置的框图。
[0152]
参照图19，半导体存储器装置700可包括在堆叠的芯片结构中提供软错误分析和校正功能的至少一个缓冲器晶片710和多个存储器晶片720-1至720-p(p是等于或大于三的自然数)。
[0153]
多个存储器晶片720-1至720-p可堆叠在缓冲器晶片710上，并且可以通过多个硅穿通(tsv)线传递数据。
[0154]
存储器晶片720-1至720-p中的每一个可包括用于存储数据的单元核721和用于基于将被发送至至少一个缓冲器晶片710的传输数据生成传输奇偶校验比特(例如，传输奇偶校验数据)的第一类型的ecc引擎723。第一类型的ecc引擎723可被称作
‘
单元核ecc引擎’。单元核721可包括具有dram单元结构的多个存储器单元。
[0155]
缓冲器晶片710可包括第二类型的ecc引擎712，其当从通过tsv线接收到的传输数据中检测到传输错误时可以利用传输奇偶校验比特校正传输错误，并且生成校正错误之后的数据。第二类型的ecc引擎712可被称作
‘
穿通ecc引擎’。
[0156]
缓冲器晶片710还可包括阻抗校准电路(zqcc)714和数据i/o电路716。阻抗校准电路714可以与连接至电源电压vddq的外部电阻器rzq连接。
[0157]
阻抗校准电路714可以采用图7中的阻抗校准电路400。阻抗校准电路714可以将上拉控制码pucd和下拉控制码pdcd提供至数据i/o电路716。数据i/o电路716可以基于上拉控制码pucd和下拉控制码pdcd驱动从第二类型的ecc引擎712提供的数据dta，以将具有目标
voh电压的数据信号dq发送至外部存储器控制器(例如，存储器控制器30)。
[0158]
在图19的半导体存储器装置700中，仅缓冲器晶片710连接至外部存储器控制器。在初始化序列期间，阻抗校准电路714针对存储器晶片720-1执行第一阻抗校准操作，以确定输出驱动器的电阻和第一输出驱动器的voh电压，在存储器晶片720-1的寄存器集中存储与第一阻抗校准操作关联的第一校准数据、电压和温度，针对存储器晶片720-2至720-p中的每一个执行第二阻抗校准操作，并且在寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一阻抗校准和第二阻抗校准之间的差的偏差数据。
[0159]
另外，当在空闲模式期间阻抗校准操作被触发时，阻抗校准电路714针对存储器晶片720-2至720-p中的每一个通过由偏差数据指示的差更新第二校准数据，并且将更新后的第二校准数据存储在寄存器集中。因此，阻抗校准电路714可以在空闲模式期间减小对应于阻抗校准间隔的间隔。
[0160]
例如，半导体存储器装置700可为通过tsv线传递数据和控制信号的堆叠芯片型存储器装置或者堆叠存储器装置。tsv线还可被称作
‘
穿通电极’。
[0161]
第一类型的ecc引擎723可以在传输数据被发送之前对从存储器晶片720-p输出的数据执行纠错。
[0162]
在传输数据处出现的传输错误可以是由于例如在tsv线处发生的噪声导致的。由于可以区分在tsv线处发生的噪声导致的数据故障和由于存储器晶片的错误操作导致的数据故障，因此可将其看作软数据故障(或者软错误)。软数据故障可由于传输路径上的传输故障生成，并且可通过ecc操作检测和纠正。
[0163]
形成在一个存储器晶片720-p处的数据tsv线组732可包括tsv线l1至lp，并且奇偶校验tsv线组734可包括tsv线l10至lq。
[0164]
数据tsv线组732的tsv线l1至lp和奇偶校验tsv线组734的奇偶校验tsv线l10至lq可以连接至在存储器晶片720-1至720-p中对应地形成的微凸块mcb。
[0165]
半导体存储器装置700可以具有三维(3d)芯片结构或者2.5d芯片结构，以通过数据总线b10与主机通信。缓冲器晶片710可通过数据总线b10与存储器控制器连接。
[0166]
指示为单元核ecc引擎的第一类型的ecc引擎723可以分别通过奇偶校验tsv线组734和数据tsv线组732输出传输奇偶校验比特以及传输数据。输出传输数据可为由第一类型的ecc引擎723纠错之后的数据。
[0167]
指示为穿通ecc引擎的第二类型的ecc引擎712可以基于通过奇偶校验tsv线组734接收的传输奇偶校验比特确定通过数据tsv线组732接收的传输数据处是否发生传输错误。当检测到传输错误时，第二类型的ecc引擎712可以利用传输奇偶校验比特对传输数据校正传输错误。当传输错误不可校正时，第二类型的ecc引擎712可以输出指示发生不可校正的数据错误的信息。当从高带宽存储器(hbm)或者堆叠存储器结构中的读数据中检测到错误时，该错误可为在通过tsv发送数据时由于噪声发生的错误。
[0168]
根据示例实施例，如图19所示，指示为单元核ecc引擎的第一类型的ecc引擎723可被包括在存储器晶片中，并且指示为穿通ecc引擎的第二类型的ecc引擎712可被包括在缓冲器晶片中。因此，可检测和校正软数据故障。软数据故障可包括当通过tsv线发送数据时由于噪声生成的传输错误。
[0169]
图20是示出根据示例实施例的包括堆叠存储器装置的半导体封装件的配置图。
[0170]
参照图20，半导体封装件900可包括一个或多个堆叠存储器装置910和图形处理单元(gpu)920。
[0171]
堆叠存储器装置910和gpu 920可安装在中间件930上，并且上面安装了堆叠存储器装置910和gpu 920的中间件可以安装在安装在焊料球950上的封装件衬底940上。gpu 920可以对应于执行存储器控制功能的半导体装置。例如，gpu 920可实施为应用处理器。
[0172]
堆叠存储器装置910可按照各种形式实施，并且堆叠存储器装置910可为其中堆叠了多个层的高带宽存储器(hbm)形式的存储器装置。因此，堆叠存储器装置910可包括缓冲器晶片和多个存储器晶片，并且缓冲器晶片可包括阻抗校准电路。
[0173]
多个堆叠存储器装置910可安装在中间件930上。gpu 920可以与多个堆叠存储器装置910通信。例如，堆叠存储器装置910和gpu920中的每一个可包括物理区，可通过物理区在堆叠存储器装置910与gpu 920之间执行通信。当堆叠存储器装置910包括直接访问区时，可通过安装在封装件衬底940和直接访问区下方的导电装置(例如，焊料球950)将测试信号提供至堆叠存储器装置910中。
[0174]
实施例可应用于利用包括多晶片的半导体存储器装置的系统。例如，实施例可应用于利用半导体存储器装置作为工作存储器的诸如智能手机、导航系统、笔记本电脑、台式电脑和游戏机的系统。
[0175]
作为本领域的常规做法，可以按照执行一个或多个功能的块来描述和说明实施例。这些块(在本文中可称为单元或模块等)由模拟和/或数字电路(如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子元件、有源电子元件、光学元件、硬接线电路等)物理地实现，并且可以可选地由固件和/或软件驱动。例如，这些电路可以实现在一个或多个半导体芯片中，或者实现在诸如印刷电路板等的衬底支承件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程微处理器和关联的电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分离为两个或多个相互作用且离散的块。类似地，实施例的块可以物理地组合成更复杂的块，而不脱离本公开的范围。实施例的一方面可以通过存储在非暂时性存储介质中并由处理器执行的指令来实现。
[0176]
虽然已经参考本公开的示例实施例展示和描述了本公开，但对于本领域的普通技术人员来说显而易见的是，可以对本公开的形式和细节进行许多修改，而不会实质上偏离所附权利要求所述的本公开的精神和范围。