存储器件中的多模式兼容ZQ校准电路的制作方法

文档序号:26102490发布日期:2021-07-30 18:13阅读:235来源:国知局
存储器件中的多模式兼容ZQ校准电路的制作方法



背景技术:

本公开涉及存储器件及其校准方法。

闪速存储器是一种能够电擦除并且重新编程的低成本高密度非易失性固态存储介质。闪速存储器包括按照nor逻辑门和nand逻辑门命名的nor闪速存储器或nand闪速存储器。

nand闪速存储器可以使其数据总线以双倍数据速率(ddr)操作,从而在时钟信号的上升沿和下降沿两者上传送数据,其又被称为翻转(toggle)模式。各种版本的ddr标准(例如ddr2、ddr3、ddr4等)已被引入,以实现更高的总线速度和更低的功率。



技术实现要素:

在一个方面中,一种用于多模式校准的电路可以包括被配置为连接至外部电阻器的电阻器输入。该电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括被配置为基于第一比较器校准第一上拉驱动器的逻辑上拉代码生成器。该电路可以额外包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路还可以包括第一下拉驱动器以及连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。该电路还可以包括被配置为基于第二比较器校准第一下拉驱动器的逻辑下拉代码生成器。

在另一个方面中,一种用于多模式校准的电路可以包括连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路可以额外包括第一下拉驱动器。该电路还可以包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。

在又一个方面中,一种系统可以包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括nand存储阵列以及耦合至该nand存储阵列并且包括用于多模式校准的电路的外围电路。用于多模式校准的电路可以包括连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路可以额外包括第一下拉驱动器。该电路还可以包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。

在又一方面中,一种校准方法可以包括基于与外部电阻器的比较来校准第一上拉驱动器和第一上拉驱动器的副本。对第一上拉驱动器的校准可以是使用第一比较器根据第一标准执行的。该方法还可以包括基于与第一上拉驱动器的副本的比较来校准第一下拉驱动器。对第一下拉驱动器的校准可以是使用第二比较器根据第一标准执行的。该方法还可以包括使用第一比较器根据第二标准来校准第二上拉驱动器和第二上拉驱动器的副本。该方法可以额外包括使用第二比较器根据第二标准基于与第二上拉驱动器的副本的比较来校准第二下拉驱动器。

在又一方面中,一种存储器件包括nand存储阵列以及耦合至该nand存储阵列并且包括用于多模式校准的电路的外围电路。用于多模式zq校准的电路可以包括被配置为连接至外部电阻器的电阻器输入。用于多模式zq校准的电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。用于多模式校准的电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。用于多模式校准的电路可以额外包括被配置为基于第一比较器校准第一上拉驱动器的逻辑上拉代码生成器。用于多模式校准的电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。用于多模式校准的电路还可以包括第一下拉驱动器。用于多模式校准的电路可以额外包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器,该第二比较器被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。用于多模式校准的电路还可以包括被配置为基于第二比较器校准第一下拉驱动器的逻辑下拉代码生成器。

附图说明

被并入本文并形成说明书的一部分的附图示出了本公开的方面并与说明书一起进一步用以解释本公开的原理,并使相关领域的技术人员能够制作和使用本公开。

图1示出了第三代双倍数据速率(ddr3)两步校准。

图2a示出了第四代低功率双倍数据速率(lpddr4)两步校准。

图2b示出了lpddr4两步校准的第二步骤。

图3示出了根据本公开的一些方面的示例性nand闪速存储器件的块图。

图4示出了根据本公开的一些方面的用于多模式校准的电路。

图5示出了根据本公开的一些方面的具有存储器件的示例性系统的块图。

图6a示出了根据本公开的一些方面的具有存储器件的示例性存储卡的图示。

图6b示出了根据本公开的一些方面的具有存储器件的示例性固态驱动(ssd)的图示。

图7示出了根据本公开的一些方面的示例性校准方法的流程图。

将参考附图描述本公开。

具体实施方式

尽管讨论了具体构造和布置,但是应当理解这只是为了说明性目的。照此,在不脱离本公开的范围的情况下可以使用其他构造和布置。而且,还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改,并且以未在附图中具体描绘的方式组合、调整、和修改,使得这些组合、调整、和修改在本公开的范围内。

通常,可以至少部分地根据上下文中的使用来理解术语。例如,至少部分地根据上下文,本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性,或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地,至少部分地根据上下文,诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外,至少部分地根据上下文,术语“基于”可以被理解为不一定旨在传达一组排他的因素,并且可以代替地允许存在不一定清楚描述的附加因素。

可以将双向总线中的数据引脚标为dq,并且可以将选通引脚标为dqs。随着输入/输出(io)速度的增加,nand闪速存储器正在采取第四代低功耗双倍数据速率(lpddr4)io标准,以减小dq/dqs输出缓冲器中的功耗。在从第三代双倍数据速率(ddr3)向lpddr4标准的过渡期间,包括其zq校准电路的nand存储器件可能必须与旧的ddr3控制器向后兼容。zq校准改变连接至vccq/2引脚(又名zq引脚)的芯片上上拉电阻器和下拉电阻器的值。

例如,图1示出了第三代双倍数据速率(ddr3)两步校准。nand闪速存储器中的ddr3型zq电路通常采取两步校准。在第一步骤中,参照施加至电阻器输入14的外部参考电阻器12校准上拉驱动器10。上拉驱动器10被示为校准至300ω。外部参考电阻器12是300ω电阻器。基于用第一比较器18所做出的比较由逻辑上拉代码生成器16执行该校准。在第二步骤中,参照在第一步骤中校准的上拉驱动器10的副本22校准下拉驱动器20。下拉驱动器20和副本22被示为校准至300ω。基于用第二比较器24所做出的比较由逻辑上拉代码生成器26执行该校准。该校准的用于第一比较器18和第二比较器24中的每个的参考电压是电源电压的一半,即vccq/2。

新一代nand闪速存储器的zq校准电路还可能必须支持lpddr4模式。与ddr3一样,lpddr4型zq校准也按照两个步骤执行校准。例如,图2a示出了lpddr4两步校准的第一步骤,而图2b示出了lpddr4两步校准的第二步骤。

如图2a中所示,在第一步骤中,参照外部参考电阻器30校准下拉驱动器28,外部参考电阻器30被示为连接在vccq和下拉驱动器28之间的240ω电阻器。可以根据具有强度n的可变强度控制来控制下拉驱动器28,其中,n可以在最大值1到最小值0的范围内。可以由未示出的电路执行强度控制。用于下拉驱动器28的强度控制的校准可以基于使用第一比较器32的与参考电压vccq/2的比较。

如图2b中所示,在第二步骤中,参照在第一步骤中校准的下拉驱动器28(参见图2a)的副本33校准上拉驱动器31。例如,可以施加强度控制,直至上拉驱动器31和下拉驱动器33的中点达到接近被用作第二比较器34中的参考电压的voh目标的电压电平为止。

作为示例,副本33可以被校准至60ω或120ω。例如,经校准的n型金属-氧化物-半导体(nmos)功率输送(pd)控制和管芯上终端(odt)信息可以用于校准副本33。副本33可以连接在源极电压vssq和上拉驱动器31之间。

然而,当前zq校准电路支持ddr3标准或lpddr4标准,而不是支持两者。在从ddr3标准向lpddr4标准的过渡期间,包括其zq校准电路的nand存储器件可能必须与旧的ddr3控制器向后兼容。为了解决前述问题,本公开的某些方面介绍了与ddr3标准和lpddr4标准两者兼容的nand闪速存储器中的有效率的zq校准电路。

图3示出了根据本公开的一些方面的与ddr3标准和lpddr4标准两者兼容的示例性nand闪速存储器300。如图3中所示,nand闪速存储器300(例如,三维(3d)nand存储器)可以包括nand存储阵列301,其包括以nand存储串的形式的nand存储单元的阵列。nand闪速存储器300还可以包括外围电路,其被配置为促进nand存储单元的操作,例如读取、编程和擦除。外围电路可以包括(例如)页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压生成器310、控制逻辑单元312、寄存器314、接口316和数据总线318。应当理解,在一些示例中,还可以包括其他外围电路。如下文详细所述,与ddr3标准和lpddr4标准两者兼容的zq校准电路可以被实施在nand闪速存储器300的任何适当的部件中,所述适当的部件例如接口316和/或数据总线318。

页缓冲器304可以被配置为根据控制逻辑单元312的控制从nand存储阵列301读取数据以及向nand存储阵列301编程数据。在一个示例中,页缓冲器304可以存储将被编程到nand存储阵列301的一个页中的一页编程数据(写入数据)。在另一个示例中,页缓冲器304可以执行编程验证操作,以确保数据已经被正确地编程到了耦合至选定字线的存储单元中。行解码器/字线驱动器308可以被配置为由控制逻辑单元312控制,并且选择nand存储阵列301的块以及选定块的字线。行解码器/字线驱动器308还可以被配置为使用由电压生成器310生成的字线电压来驱动选定字线。电压生成器310可以被配置为由控制逻辑单元312控制,并且生成将被提供至nand存储阵列301的字线电压(例如,读取电压、编程电压、通过电压、局部电压和验证电压)。列解码器/位线驱动器306可以被配置为由控制逻辑单元312控制,并且通过施加由电压生成器310生成的位线电压而选择一个或多个nand存储串。例如,列解码器/位线驱动器306可以施加列信号,以用于选择来自页缓冲器304的将在读取操作中输出的一组n位数据。

控制逻辑单元312可以耦合至每个外围电路,并且被配置为控制外围电路的操作。寄存器314可以耦合至控制逻辑单元312,并且包括状态寄存器、命令寄存器和地址寄存器,以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(op代码)和命令地址。

接口316可以耦合至控制逻辑单元312,并且充当控制缓冲器,以缓冲接收自主机(未示出)的控制命令并将其转发给控制逻辑单元312,并且缓冲接收自控制逻辑单元312的状态信息并将其转发给主机。接口316还可以经由列解码器/位线驱动器306耦合至页缓冲器304,并且充当io接口和数据缓冲器,从而缓冲接收自主机(未示出)的编程数据并将其转发至页缓冲器304,以及缓冲来自页缓冲器304的读取数据并将其转发至主机。如图3中所示,双向数据总线318可以连接接口316和列解码器/位线驱动器306,从而传送往返于nand存储阵列301的数据。本文所公开的多模式校准电路(例如,图4中)可以向与数据总线318和/或接口316相关联的上拉驱动器和下拉驱动器提供校准。多模式校准电路还可以用于校准其他驱动器,这些使用情况只是以示例和说明的方式提供,而不以限制性的方式。

图4示出了根据本公开的某些方面的用于多模式校准的示例性电路。图4中所示的电路可以与图3中所示的一些部件(例如接口316和/或数据总线318)结合使用。图4示出了与ddr3标准和lpddr4标准两者兼容的组合zq校准电路。在这种情况下,两个比较器——第一比较器112和第二比较器116——可以在ddr3模式和lpddr4模式之间共享,这样做可以节约硅面积。在ddr3模式中,可以将外部300ω参考电阻器111a用于该电路,从而与ddr3标准zq校准兼容。

在ddr3模式中,首先可以参照连接至地的外部300ω参考电阻器111a来校准上拉驱动器114。zq焊盘电压可以被馈送至第一比较器112。第一比较器112的输出可以被发送至用于闭环校准的逻辑电路,即逻辑上拉(pu)代码生成器115。在ddr3模式中,在上拉驱动器114被校准之后,所产生的上拉代码可以被发送至可以是ddr3上拉驱动器114的副本的上拉驱动器118,参照上拉驱动器118对ddr3下拉驱动器120校准。ddr3上拉驱动器的副本(即上拉驱动器118)与在校准下的ddr3下拉驱动器120之间的中点的电压可以被馈送至第二比较器116。第二比较器116的输出可以被发送至用于闭环校准的逻辑电路,即逻辑下拉(pd)代码生成器125。

在lpddr4模式中,可以将外部300ω参考电阻器111b用于该电路,从而与lpddr4标准zq校准兼容。在lpddr4模式中,首先可以参照外部300ω参考电阻器111b校准下拉驱动器组(例如,下拉驱动器134和下拉驱动器136)。zq焊盘电压可以被馈送至第一比较器112。第一比较器112的输出被发送至用于闭环校准的逻辑电路,即逻辑上拉代码生成器115。

在下拉驱动器组(例如,下拉驱动器134和下拉驱动器136)被校准之后,所产生的pd代码可以被发送至lpddr4下拉驱动器电路的副本(对于voh目标=vccq/3的情况而言是并联的两个300ω下拉驱动器(例如,参见下拉驱动器138和140),并且对于voh目标=vccq/2.5的情况而言是一个300ω下拉驱动器(例如,参见下拉驱动器148)),可以参照lpddr4下拉驱动器电路的副本校准lpddr4上拉驱动器142。lpddr4下拉驱动器的副本和在校准下的lpddr4上拉驱动器142之间的中点的电压可以被馈送至第二比较器116。第二比较器116的输出被发送至用于闭环校准的逻辑电路(例如,逻辑上拉代码生成器115)。

在ddr4模式中,在voh目标=vccq/3时,并联的两个300ω下拉驱动器(例如,参见下拉驱动器134和136)可以形成下拉驱动器组,从而在voh目标=vccq/3的情况下实现更准确的下拉和上拉驱动器ron校准。在ddr4模式中,在voh目标=vccq/3时,lpddr4上拉驱动器142可以被校准至300ω,从而与lpddr4标准完全兼容。在ddr4模式中,在voh目标=vccq/2.5时,并联的300ω下拉驱动器和600ω下拉驱动器(分别参见下拉驱动器146和下拉驱动器144)形成了下拉驱动器组,以实现更准确的下拉驱动器ron校准。而在上拉驱动器校准中,则可以仅利用单个300ω下拉驱动器副本。在ddr4模式中,在voh目标=vccq/2.5时,上拉驱动器142可以被校准至450ω,从而与lpddr4标准完全兼容。

因而,更具体而言,如图4中所示,用于多模式校准的电路可以包括被配置为连接至外部电阻器111a或外部电阻器111b的电阻器输入110a或110b(任一个可以被视为电阻器输入并且另一个可以被视为第二电阻器输入)。电阻器输入110b与外部电阻器111b搭配,并且电阻器输入111a与外部电阻器输入110a搭配。外部电阻器111a可以用于ddr3模式zq校准或用于lpddr4模式zq校准。另一方面,外部电阻器111b可以连接至vccq以用于lpddr4模式校准。

该电路还可以包括连接至电阻器输入110a或110b(或两者)并且连接至第一多个电压源113(分别被标为vccq/2、vccq/3和vccq/2.5)的第一比较器112。可以基于预期voh目标选择第一多个电压源113以用于比较。

第一上拉驱动器114可以被配置为使用第一比较器112与外部电阻器111a或外部电阻器111b进行比较。第一比较器112可以被配置为在该比较中使用第一多个电压源113中的一个电压源,如上文所解释的。逻辑上拉代码生成器115可以被配置为基于第一比较器112提供的比较来校准第一上拉驱动器114。

该电路还可以包括第二上拉驱动器118。第二上拉驱动器118可以被配置成第一上拉驱动器114的副本,并且能够与第一上拉驱动器114由同一校准来校准。例如,如上文所解释的,可以使用为第一上拉驱动器114生成的代码校准第二上拉驱动器118。

该电路还可以包括第一下拉驱动器120以及连接至第二上拉驱动器118、第一下拉驱动器120和第二多个电压源117的第二比较器116。第二比较器116可以被配置为将第一下拉驱动器120与第二上拉驱动器118进行比较。第二比较器116还可以被配置为使用第二多个电压源117中的一个电压源进行该比较。

该电路额外包括逻辑下拉代码生成器125,其被配置为基于第二比较器116校准第一下拉驱动器120。该电路还可以包括第三上拉驱动器122,其被配置为使用第一比较器112与外部电阻器111a或外部电阻器111b比较并且由逻辑上拉代码生成器115校准。

该电路还可以包括第四上拉驱动器124,其被配制成第三上拉驱动器122的副本,并且被配置为与第三上拉驱动器122由同一校准来校准。该电路还可以包括第二下拉驱动器126。第二下拉驱动器126可以被配置为使用第二比较器116与第四上拉驱动器124进行比较。

此外,该电路可以包括第五上拉驱动器128,其被配置为使用第一比较器112与外部电阻器111a或外部电阻器111b比较并且由逻辑上拉代码生成器115校准。

该电路还可以包括第六上拉驱动器130,其被配制为第五上拉驱动器128的副本,并且被配置为与第五上拉驱动器128由同一校准来校准。此外,该电路可以包括第三下拉驱动器132。第三下拉驱动器132可以被配置为使用第二比较器116与第六上拉驱动器130进行比较。

该电路还可以包括并联连接的第四下拉驱动器134和第五下拉驱动器136,它们被配置为通过第一比较器112与外部电阻器111a或外部电阻器111b比较,并且被配置为由逻辑下拉代码生成器125校准。

该电路还可以包括第六下拉驱动器138和第七下拉驱动器140,它们被分别配置成第四下拉驱动器134和第五下拉驱动器136的副本,并且被配置为与第四下拉驱动器134和第五下拉驱动器136由同一校准来校准。此外,该电路可以包括第七上拉驱动器142,其被配置为在第一种情况下(例如,在voh目标为vccq/3时)由逻辑上拉代码生成器115基于由第二比较器116所做出的与第六下拉驱动器138和第七下拉驱动器140的比较来校准。

该电路还可以包括并联连接的第八下拉驱动器144和第九下拉驱动器146,它们被配置为通过第一比较器112与外部电阻器111a和外部电阻器111b比较,并且被配置为由逻辑下拉代码生成器125校准。

该电路还可以包括第十下拉驱动器148,其被配置成第七下拉驱动器140的副本并且被配置为由逻辑下拉代码生成器125校准。

在第二种情况下(例如,在voh目标为vccq/2.5时),第七上拉驱动器142可以被配置为由逻辑上拉代码生成器115基于通过第二比较器116的与第十下拉驱动器148的比较来校准。

图4的电路可以被配置为根据至少两种模式校准。所述至少两种模式中的第一种模式可以是ddr3模式,而至少两种模式中的第二种模式可以是lpddr4模式。可以针对vccq/3的voh目标(上文提及的第一种情况)或者vccq/2.5的voh目标(上文提及的第二种情况)对第二种模式校准。

可以对驱动器进行各种校准。例如,上拉驱动器114和118可以被校准至300ω,上拉驱动器122和124可以被校准至600ω,上拉驱动器128和130可以被校准至450ω,而上拉驱动器142则可以被校准至450ω或300ω。

类似地,下拉驱动器134、136、146、148、138、140、126、132和120可以被校准至300ω,而下拉驱动器144则可以被校准至600ω。

可以对图4中所示出的实施方式做出各种修改。更一般地,在某些实施方式中,对于lpddr4模式zq校准而言,外部300ω电阻器可以出于用户选择连接至地或者vccq。对于ddr3模式而言,外部300ω电阻器可以连接至地,以符合ddr3模式zq校准标准。此外,本公开的某些方面可以仅采用两个比较器,由此节约硅面积。

上拉驱动器可以被设计为被校准至300ω或450ω,以支持更多的lpddr4ron和odt组合。可以增添能够被校准至600ω的半强度上拉驱动器和下拉驱动器,以支持更多的lpddr4ron和odt组合。

图5示出了根据本公开的一些方面的具有存储器件的示例性系统500的块图。系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者任何其他适当的具有其中的存储设备的电子设备。如图5中所示,系统500可以包括主机508和存储系统502,存储系统502具有一个或多个nand闪速存储器300和存储控制器506。主机508可以是电子设备的处理器,例如,中央处理单元(cpu),或片上系统(soc),例如,应用处理器(ap)。主机508可以被配置为向或从nand闪速存储器300发送或接收数据。

nand闪速存储器300如上文所述可以包括与ddr3标准和lpddr4标准两者兼容的zq校准电路。本文所公开的zq校准电路可以被实施成nand闪速存储器300的外围电路的任何适当的部件,例如接口316和/或数据总线318。

根据一些实施方式,存储控制器506耦合至nand闪速存储器300和主机508,并且被配置为控制nand闪速存储器300。存储控制器506可以管理存储在nand闪速存储器300中的数据,并且与主机508通信。在一些实施方式中,存储控制器506被设计为在低占空比环境下操作,所述低占空比环境比如安全数字(sd)卡、紧凑闪存(cf)卡、通用串行总线(usb)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中,存储控制器506被设计为在高占空比环境下操作,所述高占空比环境比如ssd或嵌入式多媒体卡(emmc),其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器506可以被配置为控制nand闪速存储器300的操作,例如读取、擦除和编程操作。存储控制器506还可以被配置为管理与存储在或者将被存储在nand闪速存储器300中的数据有关的各种功能,包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中,存储控制器506还被配置为处理与从nand闪速存储器300读取或者被写入到nand闪速存储器300的数据有关的纠错码(ecc)。还可以由存储控制器506执行任何其他适当的功能,例如,对nand闪速存储器300格式化。存储控制器506可以根据特定通信协议与外部设备(例如,主机508)通信。例如,存储控制器506可以通过各种接口协议中的至少一种与外部设备通信,所述接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。

存储控制器506和一个或多个nand闪速存储器300可以被集成到各种类型的存储设备中,例如,被包括在同一封装(例如通用闪速存储(ufs)封装或emmc封装)中。也就是说,存储系统502可以被实施并且封装到不同类型的最终电子产品中。在如图6a中所示的一个示例中,存储控制器506和单个nand闪速存储器300可以被集成到存储卡602中。存储卡602可以包括pc卡(pcmcia,个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡602还可以包括将存储卡602与主机(例如,图5中的主机508)耦合的存储卡连接器604。在如图6b中所示的另一示例中,存储控制器506和多个nand闪速存储器300可以被集成到ssd606中。ssd606还可以包括将ssd606与主机(例如,图5中的主机508)耦合的ssd连接器608。在一些实施方式中,ssd606的存储容量和/或操作速度高于存储卡602的存储容量和/或操作速度。

图7示出了根据本公开的一些方面的示例性校准方法的流程图。某些实施例可以允许将相同的比较器重复用于多种标准。如上文所提及的,所述多种标准可以依赖于上拉驱动器和下拉驱动器的不同测量值和不同组合。在下文的示例中,根据每种标准校准一个上拉驱动器和一个下拉驱动器,但是可以校准很多这样的驱动器,其中,图4示出了若干选项。

如图7中所示,该方法可以包括在710处基于与外部电阻器的比较校准第一上拉驱动器和第一上拉驱动器的副本。在710处对第一上拉驱动器的校准可以是使用第一比较器根据第一标准执行的。该方法还可以包括在720处基于与第一上拉驱动器的副本的比较校准第一下拉驱动器。在720处对第一下拉驱动器的校准可以是使用第二比较器根据第一标准执行的。该方法还可以包括在730处使用第一比较器根据第二标准校准第二上拉驱动器和第二上拉驱动器的副本。该方法可以额外包括在740处使用第二比较器根据第二标准基于与第二上拉驱动器的副本的比较校准第二下拉驱动器。第一标准可以是ddr3,并且第二标准可以是lpddr4。可以将这一方法类似地扩展至参考图4描述的标准中的每个,其中,所示出的校准仅作为示例提供。允许对校准方法和相关联的器件做出修改。

根据本公开的一个方面,一种用于多模式校准的电路可以包括被配置为连接至外部电阻器的电阻器输入。该电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括被配置为基于第一比较器校准第一上拉驱动器的逻辑上拉代码生成器。该电路可以额外包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路还可以包括第一下拉驱动器以及连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。该电路还可以包括被配置为基于第二比较器校准第一下拉驱动器的逻辑下拉代码生成器。

在一些实施方式中,该电路还可以包括第三上拉驱动器,其被配置为使用第一比较器与外部电阻器进行比较并且由逻辑上拉代码生成器校准。

在一些实施方式中,该电路还可以包括第四上拉驱动器,其被配制成第三上拉驱动器的副本,并且被配置为与第三上拉驱动器由同一校准来校准。

在一些实施方式中,该电路还可以包括第二下拉驱动器。第二下拉驱动器可以被配置为使用第二比较器与第四上拉驱动器进行比较。

在一些实施方式中,该电路还可以包括第五上拉驱动器,其被配置为使用第一比较器与外部电阻器进行比较并且由逻辑上拉代码生成器校准。

在一些实施方式中,该电路还可以包括第六上拉驱动器,其被配制成第五上拉驱动器的副本,并且被配置为与第五上拉驱动器由同一校准来校准。

在一些实施方式中,该电路还可以包括第三下拉驱动器。第三下拉驱动器可以被配置为使用第二比较器与第六上拉驱动器进行比较。

在一些实施方式中,该电路还可以包括并联连接的第四下拉驱动器和第五下拉驱动器,它们被配置为通过第一比较器与外部电阻器进行比较,并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,该电路还可以包括第六下拉驱动器和第七下拉驱动器,它们被分别配置成第四下拉驱动器和第五下拉驱动器的副本,并且被配置为与第四下拉驱动器和第五下拉驱动器由同一校准来校准。

在一些实施方式中,该电路还可以包括第七上拉驱动器,其被配置为在第一种情况下由逻辑上拉代码生成器基于由第二比较器所做出的与第六下拉驱动器和第七下拉驱动器的比较来校准。

在一些实施方式中,该电路还可以包括并联连接的第八下拉驱动器和第九下拉驱动器,它们被配置为通过第一比较器与外部电阻器进行比较,并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,该电路还可以包括第十下拉驱动器,其被配置成第七下拉驱动器的副本并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,在第二种情况下,第七上拉驱动器可以被配置为由逻辑上拉代码生成器基于通过第二比较器的与第十下拉驱动器的比较来校准。

在一些实施方式中,该电路可以被配置为根据至少两种模式校准。

在一些实施方式中,至少两种模式中的第一种模式可以是ddr3模式。

在一些实施方式中,至少两种模式中的第二种模式可以是lpddr4模式。

在一些实施方式中,可以针对vccq/3的voh目标校准第二种模式。

在一些实施方式中,可以针对vccq/2.5的voh目标校准第二种模式。

在一些实施方式中,外部电阻器可以连接至地。

在一些实施方式中,外部电阻器可以连接至vccq。

根据本公开的另一方面,一种用于多模式校准的电路可以包括连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路可以额外包括第一下拉驱动器。该电路还可以包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。

在一些实施方式中,该电路还可以包括被配置为基于通过第一比较器的比较来校准第一上拉驱动器和第二上拉驱动器的逻辑上拉代码生成器。

在一些实施方式中,该电路还可以包括被配置为基于通过第二比较器的比较来校准第一下拉驱动器的逻辑下拉代码生成器。

根据本公开的又一方面,一种系统可以包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括nand存储阵列以及耦合至该nand存储阵列并且包括用于多模式校准的电路的外围电路。用于多模式校准的电路可以包括连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。该电路可以额外包括第一下拉驱动器。该电路还可以包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。

在一些实施方式中,该系统还可以包括耦合至该存储控制器并且被配置为发送或接收数据的主机。

在一些实施方式中,该存储器件包括3dnand存储器。

根据本公开的又一方面,一种校准方法可以包括基于与外部电阻器的比较来校准第一上拉驱动器和第一上拉驱动器的副本。对第一上拉驱动器的校准可以是使用第一比较器根据第一标准执行的。该方法还可以包括基于与第一上拉驱动器的副本的比较来校准第一下拉驱动器。对第一下拉驱动器的校准可以是使用第二比较器根据第一标准执行的。该方法还可以包括使用第一比较器根据第二标准来校准第二上拉驱动器和第二上拉驱动器的副本。该方法可以额外包括使用第二比较器根据第二标准基于与第二上拉驱动器的副本的比较来校准第二下拉驱动器。

在一些实施方式中,第一标准可以是ddr3,并且第二标准可以是lpddr4。

根据本公开的又一方面中,一种存储器件包括nand存储阵列以及耦合至该nand存储阵列并且包括用于多模式校准的电路的外围电路。用于多模式zq校准的电路可以包括被配置为连接至外部电阻器的电阻器输入。用于多模式zq校准的电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。用于多模式校准的电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。用于多模式校准的电路可以额外包括被配置为基于第一比较器校准第一上拉驱动器的逻辑上拉代码生成器。用于多模式校准的电路还可以包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本,并且能够与第一上拉驱动器由同一校准来校准。用于多模式校准的电路还可以包括第一下拉驱动器。用于多模式校准的电路可以额外包括连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器,该第二比较器被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。用于多模式校准的电路还可以包括被配置为基于第二比较器校准第一下拉驱动器的逻辑下拉代码生成器。

在一些实施方式中,用于多模式zq校准的电路还可以包括第三上拉驱动器,其被配置为使用第一比较器与外部电阻器进行比较并且由逻辑上拉代码生成器校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第四上拉驱动器,其被配制成第三上拉驱动器的副本,并且被配置为与第三上拉驱动器由同一校准来校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第二下拉驱动器。第二下拉驱动器可以被配置为使用第二比较器与第四上拉驱动器进行比较。

在一些实施方式中,用于多模式zq校准的电路还可以包括第五上拉驱动器,其被配置为使用第一比较器与外部电阻器进行比较并且由逻辑上拉代码生成器校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第六上拉驱动器,其被配制成第五上拉驱动器的副本,并且被配置为与第五上拉驱动器由同一校准来校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第三下拉驱动器。第三下拉驱动器可以被配置为使用第二比较器与第六上拉驱动器进行比较。

在一些实施方式中,用于多模式zq校准的电路还可以包括并联连接的第四下拉驱动器和第五下拉驱动器,它们被配置为通过第一比较器与外部电阻器进行比较,并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第六下拉驱动器和第七下拉驱动器,它们被分别配置成第四下拉驱动器和第五下拉驱动器的副本,并且被配置为与第四下拉驱动器和第五下拉驱动器由同一校准来校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第七上拉驱动器,其被配置为在第一种情况下由逻辑上拉代码生成器基于由第二比较器所做出的与第六下拉驱动器和第七下拉驱动器的比较来校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括并联连接的第八下拉驱动器和第九下拉驱动器,它们被配置为通过第一比较器与外部电阻器进行比较,并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,用于多模式zq校准的电路还可以包括第十下拉驱动器,其被配置成第七下拉驱动器的副本并且被配置为由逻辑下拉代码生成器校准。

在一些实施方式中,在第二种情况下,第七上拉驱动器可以被配置为由逻辑上拉代码生成器基于通过第二比较器的与第十下拉驱动器的比较来校准。

在一些实施方式中,用于多模式zq校准的电路可以被配置为根据至少两种模式校准。

在一些实施方式中,至少两种模式中的第一种模式可以是ddr3模式。

在一些实施方式中,至少两种模式中的第二种模式可以是lpddr4模式。

在一些实施方式中,可以针对vccq/3的voh目标校准第二种模式。

在一些实施方式中,可以针对vccq/2.5的voh目标校准第二种模式。

在一些实施方式中,外部电阻器可以连接至地或vccq。

可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此,基于文中提供的教导和指导,这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。

本公开的广度和范围不应当由任何上述示例性实施方式限制,而应当仅根据所附权利要求及其等同物来定义。

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