基于sopc的sdram测试系统及方法
【技术领域】
[0001] 本发明属于数据存储的技术领域,具体是指一种基于SOPC的SDRAM测试系统及方 法。
【背景技术】
[0002] SDRAM作为一种易失性半导体存储介质,具有容量大、体积小、存储周期小、应用广 泛等优点。在生产完成后或产品使用前都必须对其进行功能验证,以确保每个SDRAM存储 单元功能的正确性。SOPC (System on Programmable Chip,可编程片上系统)将嵌入式处 理器、I/O接口、存储器、以及各类功能模块集成到能快速的建立测试所用的IP核中,并能 通过编程SDRAM测试程序来对SDRAM芯片进行校验。但是现有技术中的SDRAM普遍存在测 试速度慢、SDRAM控制器与SDRAM芯片的时钟不同步问题。
[0003] 上述论述内容目的在于向读者介绍可能与下面将被描述和/或主张的本发明的 各个方面相关的技术的各个方面,相信该论述内容有助于为读者提供背景信息,以有利于 更好地理解本发明的各个方面,因此,应了解是以这个角度来阅读这些论述,而不是承认现 有技术。
【发明内容】
[0004] 本发明的目的在于避免现有技术中的不足而提供一种基于SOPC实现精确、高效 的SDRAM测试的系统及方法。
[0005] 本发明的目的通过以下技术方案实现: 提供一种基于SOPC的SDRAM测试系统,包括测试芯片和被测试的SDRAM芯片,所述测 试芯片包括PPL移相模块和逻辑控制模块,所述逻辑控制模块包括用于连接SDRAM芯片的 SDRAM通信端口和用于连接Avalon主外设的Avalon从端口,所述Avalon从端口包括时钟 信号输入端口、地址端口、控制端口、数据端口和读写等待端口,所述PPL移相模块的第一 时钟输出端连接至SDRAM芯片的时钟信号引脚,所述PPL移相模块的第二时钟输出端连接 至Avalon从端口的时钟信号输入端口。
[0006] 其中,所述SDRAM通信端口与SDRAM芯片的时钟控制端(CKE)、片选(#CS)、行 地址选通(#RAS)、列地址选通(#CAS)、写使能(#WE)、BANK的选择(BA)、字节与字控制端 (DQM)、地址线(Address)和数据端(Data)连接。
[0007] 本发明的测试系统通过在逻辑控制模块设置SDRAM通信端口和用于连接Avalon 主外设的Avalon从端口,实现SDRAM控制器对SDRAM芯片的精确控制,适用于时序等工作 条件要求较高、对于成本敏感的非易失性存储器,从而实现精确、高效的SDRAM测试。
[0008] 本发明还提供了一种基于上述系统的测试方法,包括以下步骤: A、 初始化测试芯片和被测试的SDRAM芯片; B、 检测数据线,若出现错误则打印出错误信息; C、 检测地址线,若出现错误则打印出错误信息; D、检测存储单元,若出现错误则打印出错误信息。
[0009] 其中,所述步骤A包括以下子步骤: Al、对某一地址写入只有1位为1其他全为0的16位数; A2、读取上述地址中的数值与写入的数值进行比较,若两者的数值不相等则此数据线 已损坏,打印出错误信息; A3、通过移位操作测试下一根数据线。
[0010] 其中,所述步骤B包括以下子步骤: Bl、对只有1位为1其他全为0的地址写入一个特定的数值; B2、读取上述地址中的数值与写入的数值进行比较,若两者的数值不相等则此地址线 已损坏,打印出错误信息; B3、通过移位操作测试下一根地址线。
[0011] 其中,所述步骤C包括以下子步骤: Cl、对SDRAM芯片内的所有存储单元写入一个特定的数值; C2、读取上述存储单元中的数值与写入的数值进行比较,若两者的数值不相等则存储 单元已损坏,打印出错误信息 本发明所述的测试方法基于上述系统对SDRAM芯片的精确控制,实现先后对SDRAM芯 片中的数据线、地址线和存储单元的功能完好性检测,并对错误情况进行打印,不仅使验证 速度提高,而且系统出现错误时能及时获取错误信息并作相应处理。
【附图说明】
[0012] 利用附图对本发明作进一步说明,但附图中的实施例不构成对本发明的任何限 制,对于本领域的普通技术人员,在不付出创造性劳动的前提下,还可以根据以下附图获得 其它的附图。
[0013] 图1是本发明基于SOPC的SDRAM测试系统的结构图。
[0014] 图2是本发明测试方法的步骤流程图。
【具体实施方式】
[0015] 为了使本领域的技术人员更好地理解本发明的技术方案,下面结合附图和具体实 施例对本发明作进一步详细的描述,需要说明的是,在不冲突的情况下,本申请的实施例及 实施例中的特征可以相互组合。
[0016] 本发明的核心在于提供一种基于SOPC实现精确、高效的SDRAM测试的系统及方 法。
[0017] 如图1所示,本发明所述的基于SOPC的SDRAM测试系统,包括测试芯片和被测试 的SDRAM芯片,所述测试芯片包括PPL移相模块和逻辑控制模块,所述逻辑控制模块包括 用于连接SDRAM芯片的SDRAM通信端口和用于连接Avalon主外设的Avalon从端口,所述 Avalon从端口包括时钟信号输入端口、地址端口、控制端口、数据端口和读写等待端口,所 述PPL移相模块的第一时钟输出端连接至SDRAM芯片的时钟信号引脚,所述PPL移相模块 的第二时钟输出端连接至Avalon从端口的时钟信号输入端口。
[0018] 其中测试芯片通过FPGA实现。
[0019] 作为进一步优选的实施方式,所述SDRAM通信端口与SDRAM芯片的时钟控制端 (CKE)、片选(#CS)、行地址选通(#RAS)、列地址选通(#CAS)、写使能(#WE)、BANK的选择 (BA)、字节与字控制端(DQM)、地址线(Address)和数据端(Data)连接。
[0020] 在SDRAM系统使用的是同一个PLL时钟输出,,如何保证SDRAM控制器的控制信号 和PLL的时钟输出同时到达SDRAM是需要考虑的最大问题。在本发明具体实施例的设计中, 以ISSI IS42S16320B作为SDRAM被测芯片进行平台验证。
[0021] 在SDRAM的读/写周期中,SDRAM时钟与SDRAM控制器时钟总会有一定的超前和滞 后。SDRAM时钟滞后于控制器时钟的最大值取读周期与写周期的最大滞后值的较小值。同 样的,超前值取读周期与写周期的最大超前值的较小值。
[0022] 在一个典型的读周期中,SDRAM时钟相对于SDRAM控制器时钟有一个明显的滞后。 读滞后值等于SDRAM数据输出保持时间?〇 Η减去FPGA时钟保持时间?Η;类似的,读超前值等 于FPGA时钟到输出的最小时间^ cqmin减去SDRAM的数据输入保持时间iDH。
[0023] SDRAM的一个典型写周期,写超前值等于FPGA时钟周期?ακ减去SDRAM数据输出 高阻时间? ΗΖ再减去FPGA时钟最大建立时间isu;同样的,写滞后值等于FPGA时钟周期?ακ 减去FPGA时钟到输出的最大时间^cqmax再减去SDRAM数据输入建立时间iDS。
[0024] 为了计算其相移,需要获得FPGA -些相关的时序信息,根据时序分析器Timing Analyser中可以看到与SDRAM有关的FPGA引脚的最大值和最小值,详细的参数见表1和表 2所示。
[0025] 表1 FPGA的IO时序参数
【主权项】
1. 一种基于SOPC的SDRAM测试系统,其特征在于:包括测试芯片和被测试的SDRAM 芯片,所述测试芯片包括PPL移相模块和逻辑控制模块,所述逻辑控制模块包括用于连接 SDRAM芯片的SDRAM通信端口和用于连接Avalon主外设的Avalon从端口,所述Avalon从 端口包括时钟信号输入端口、地址端口、控制端口、数据端口和读写等待端口,所述PPL移 相模块的第一时钟输出端连接至SDRAM芯片的时钟信号引脚,所述PPL移相模块的第二时 钟输出端连接至Avalon从端口的时钟信号输入端口。
2. 根据权利要求1所述的基于S0PC的SDRAM测试系统,其特征在于:所述SDRAM通 信端口与SDRAM芯片的时钟控制端(CKE )、片选(#CS )、行地址选通(#RAS )、列地址选通 (#CAS)、写使能(#WE)、BANK的选择(BA)、字节与字控制端(DQM)、地址线(Address)和数据 端(Data)连接。
3. -种基于权利要求1所述系统的测试方法,其特征在于,包括以下步骤: A、 初始化测试芯片和被测试的SDRAM芯片; B、 检测数据线,若出现错误则打印出错误信息; C、 检测地址线,若出现错误则打印出错误信息; D、 检测存储单元,若出现错误则打印出错误信息。
4. 根据权利要求3所述的测试方法,其特征在于,所述步骤A包括以下子步骤: A1、对某一地址写入只有1位为1其他全为0的16位数; A2、读取上述地址中的数值与写入的数值进行比较,若两者的数值不相等则此数据线 已损坏,打印出错误信息; A3、通过移位操作测试下一根数据线。
5. 根据权利要求3所述的测试方法,其特征在于,所述步骤B包括以下子步骤: B1、对只有1位为1其他全为0的地址写入一个特定的数值; B2、读取上述地址中的数值与写入的数值进行比较,若两者的数值不相等则此地址线 已损坏,打印出错误信息; B3、通过移位操作测试下一根地址线。
6. 根据权利要求3所述的测试方法,其特征在于,所述步骤C包括以下子步骤: C1、对SDRAM芯片内的所有存储单元写入一个特定的数值; C2、读取上述存储单元中的数值与写入的数值进行比较,若两者的数值不相等则存储 单元已损坏,打印出错误信息。
【专利摘要】本发明公开了一种基于SOPC的SDRAM测试系统及方法。测试系统包括测试芯片和被测试的SDRAM芯片,测试芯片包括PPL移相模块和逻辑控制模块,逻辑控制模块包括SDRAM通信端口和用于连接Avalon主外设的Avalon从端口,Avalon从端口包括时钟信号输入端口、地址端口、控制端口、数据端口和读写等待端口,PPL移相模块的第一时钟输出端连接至SDRAM芯片的时钟信号引脚,PPL移相模块的第二时钟输出端连接至Avalon从端口的时钟信号输入端口。测试方法包括步骤:A、初始化测试芯片和被测试的SDRAM芯片;B、检测数据线,若出现错误则打印出错误信息;C、检测地址线,若出现错误则打印出错误信息;D、检测存储单元,若出现错误则打印出错误信息。本发明可广泛应用于数据存储领域,测试精确、高效。
【IPC分类】G11C29-08
【公开号】CN104658607
【申请号】CN201510105536
【发明人】魏爱香, 林康保, 招瑜, 刘俊
【申请人】广东工业大学
【公开日】2015年5月27日
【申请日】2015年3月11日