具有数据保留偏压的闪速存储器的制造方法
【技术领域】
[0001]本发明一般地涉及闪速EEPROM(电可擦可编程只读存储器)类型的非易失性半导体存储器、它们的形成、结构以及用途，并且具体地涉及当存储器裸芯空闲时、施加偏压到一个或多个字线、使得数据保留(data retent1n)被改善的结构和方法。
【背景技术】
[0002]有许多当今正使用的商业上成功的非易失性存储器产品，特别是以使用闪速EEPROM单元的阵列的小外形的卡的形式。图1中示出了闪速存储器系统的示例，其中存储器单元阵列I连同诸如列控制电路2、行控制电路3、数据输入/输出电路6等的各种外围电路一起被形成在存储器芯片12上。
[0003]一种流行的闪速EEPROM架构利用NAND阵列，其中大量串的存储器单元通过各个位线和参考电位之间的一个或多个选择晶体管连接。在图2A的平面图中示出这样的阵列的一部分。BL0-BL4表示与全局垂直金属位线(未示出)的扩散的(diffused)位线连接。尽管在每个串中示出了四个浮置栅极存储器单元，但单独的串在一列中通常包括16、32或者更多存储器单元电荷存储元件、诸如浮置栅极。标记为WL0-WL3的控制栅极(字)线和串选择线DSL和SSL在浮置栅极的行之上延伸跨过多个串。控制栅极线和串选择线由多晶硅(多晶硅层2，或者“poly 2，”在图2B中被标记为P2，所述图2B为沿图2A的线A - A的截面)形成。浮置栅极也由多晶硅(多晶硅层1，或者“poly 1，”标记为Pl)形成。控制栅极线通常在浮置栅极之上形成为自对齐堆叠，并且如图2B所示，通过中间的介电层19(也被称为“多晶硅间电介质”或者“iro”)相互电容性地耦合。浮置栅极和控制栅极之间的该电容性的耦合允许通过增加耦合到浮置栅极的控制栅极上的电压而升高浮置栅极的电压。在一列中的单独的单元通过如下在编程期间使在串中的剩余单元的硬导通(hard turnon)而被读取和验证，其中，通过在其各自的字线上置入相对较高的电压并且在一个选择的字线上置入相对较低的电压，使得流过每个串的电流主要地仅依赖于在选择的字线之下的寻址的(addressed)单元中存储的电荷的水平来进行该硬导通。通常并行地对大量串感测电流，从而沿浮置栅极的行并行地读取电荷水平状态。NAND存储器单元阵列架构及其操作的示例可以在美国专利N0.5，570，315,5, 774，397,6, 046，935和7，951，669中找到。
[0004]非易失性存储器器件还从具有用于存储电荷的介电层的存储器单元中制造。代替之前描述的导电浮置栅极元件，使用了介电层。利用介电存储元件的这样的存储器器件已经由Eitan等人在IEEE电子器件报，第21卷、11号、2000年11月、pp.543-545的“NROM:A Novel Localized Trapping, 2~Bit Nonvolatile Momery Cell” 中描述。ONO 介电层延伸跨过源极和漏极扩散之间的沟道。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于其它数据位的电荷被局限在与源极相邻的介电层中。例如，美国专利N0.5，768，192和6，011，725公开了具有夹在两个二氧化硅层之间的捕获电介质的非易失性存储器单元。通过分开读取在电介质中空间上分隔的电荷存储区域的二进制状态来实现多状态数据存储。
[0005]像所有的集成电路一样，存储器阵列倾向于从一代到下一代具有越来越小的尺寸。这导致了许多问题。在使用电荷存储元件的存储器单元中的一个问题是，较小的单元通常具有较短的数据保留时间。随着尺寸越来越小，所述问题通常变得越来越尖锐。因此，有对具有高数据保留的NAND闪速存储器阵列的需求。
【发明内容】
[0006]根据本发明的各方面，数据保留偏压被施加到一个或多个字线以便减少电子从在下面的浮置栅极泄露穿过栅极电介质的概率。数据保留偏压在当所述存储器裸芯空闲并且不执行来自主机或存储器控制器的任何命令时被施加。所述数据保留偏压在当所述存储器裸芯不激活时可以保持延长的时段(从几秒到几年)。在一些情况中，数据保留偏压可以仅被施加到包含关键数据的选择的字线，或者基于它们的物理特性所选择的那些。数据保留偏压可以基于周围温度、或电力的可用性、或其他因素或者这些或其它因素的组合而仅在选择的时间时被施加。
[0007]一种操作非易失性电荷贮存存储器裸芯的方法的示例，包括:在当所述非易失性电荷贮存存储器裸芯空闲时的空闲时间段期间，将数据保留偏压施加到覆盖在多个已编程的电荷贮存元件之上的字线。
[0008]所述数据保留偏压可以在所述空闲时间段期间减少贮存在所述字线下面的所述多个电荷贮存元件中的电荷改变的可能性。可以感测所述非易失性存储器的温度，并且可以响应于确定所述非易失性电荷贮存存储器裸芯的温度超过预定的温度施加所述数据保留偏压。可以响应于确定所述多个已编程的电荷贮存元件包含特别重要的数据将所述数据保留偏压施加到所述字线，并且不向所述非易失性电荷贮存存储器裸芯的其它字线施加数据保留偏压。可以响应于确定所述多个已编程的电荷贮存元件具有高损耗计数向所述字线施加所述数据保留偏压，并且不向所述非易失性电荷贮存存储器裸芯的其它字线施加数据保留偏压。所述数据保留偏压可以在所述空闲时间段期间上被施加作为连续的偏压，并且所述空闲时间段期间多于一分钟。耦合到所述多个电荷贮存单元的所有位线可以在所述空闲时间段期间处于统一的电位。
[0009]一种非易失性电荷贮存存储器裸芯的示例包括:多个非易失性存储器单元，其每一个包括电荷贮存元件；多个字线，在第一方向上延伸，每个字线覆盖在各电荷贮存元件之上；以及字线偏压产生器，其在当存储器裸芯空闲时的空闲时间段期间将数据保留偏压提供到所述多个字线中的字线。
[0010]所述非易失性存储器裸芯可以包括:温度检测电路，其检测何时所述非易失性存储器裸芯的温度超过阈值温度，所述温度检测电路具有指示何时所述温度超过所述阈值温度的输出，所述输出连接到所述字线偏压产生器。所述非易失性存储器裸芯可以包括:温度检测电路，其从外部温度传感器接收温度的指示，所述温度检测电路具有指示何时所述温度超过阈值温度的输出，所述输出连接到所述字线偏压产生器。所述非易失性存储器裸芯可以包括字线译码器电路，其连接在所述字线偏压产生器和所述多个字线之间，所述字线译码器电路选择多个字线中的所述字线用于所述数据保留偏压并且同时选择所述多个字线中的其它字线。所述字线译码器电路可以选择所述多个字线中的两个或更多字线用于所述数据保留偏压而不选择所述多个字线的所有其它字线用于所述数据保留偏压。所述字线偏压产生器可以从在所述非易失性存储器裸芯的外部的源接收处于作为电源供应电压(例如VDD、VCC、VDDQ或VCCQ)的电压的输入，并且可以产生作为所述供应电压的一部分的所述数据保留偏压。所述字线偏压产生器可以包括串联连接的多个结，其中每个结上具有预定电压降，以及在每个结处可获得电输出，由已选择的结的所述电输出提供的所述数据保留偏压是低于所述供应电压的已选择的数量的预定电压降(或者如果选择的数量的预定电压降等于零则等于供应电压)。所述字线偏压产生器可以包括具有可变的电压输出的分压器。所述数据保留偏压可以从所述可变的电压输出中选择，使得所述数据保留偏压足以减少在所述字线之下电荷贮存元件的电子丢失的概率，并且不足以导致电子被增加到在所述字线之下的电荷贮存元件。
[0011]一种在闪速存储器阵列的电荷贮存元件中保持数据的方法的示例包括:响应于确定供应电压被期望于保持到所述闪速存储器阵列并且在所述闪速存储器阵列中不进行读取、写入或擦除操作，而初始化空闲模式；并且接着，在空闲模式中:从所述供应电压产生偏压；选择所述闪速存储器阵列的字线；将所述偏压施加到所述字线；以及保持所述空闲模式直到接收到命令。
[0012]本发明的额外的方面、优点和特征被包括在其示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、技术文献和其它公开物的整体通过引用结合于此。
【附图说明】
[0013]图1是现有技术的存储器系统的框图。
[0014]图2A是现有技术的NAND阵列的平面图。
[0015]图2B是图2A的现有技术的NAND阵列的沿线A-A的截面图。
[0016]图3示出了作为单元大小的函数的闪速存储器数据保留时间。
[0017]图4示出了三个NAND闪速存储器单元的截面。
[0018]图5示出了由于电荷泄漏的阈值电压的偏移。
[0019]图6示出了具有数据保持偏压的NAND闪速存储器单元的截面。
[0020]图7示出了包括字线偏压产生器的存储器裸芯的电路。
[0021]图8示出了电压减少电路的示例。
[0022]图9示出了电压减少电路的另一示例。
[0023]图10示出了逐块施加数据保留偏压的存储器裸芯的示例。
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