低功耗两级放大器stt-ram读取电路的控制方法
【技术领域】
[0001] 本发明涉及一种低功耗两级放大器STT-RAM读取电路的控制方法。
【背景技术】
[0002] 传统的随机存取存储器（RAM)如动态随机存取存储器（DRAM)具有比较低廉的价 格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时 间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM)具有存取速度较快、 功耗较低，非易失性等优点，但是价格昂贵、集成度较低。
[0003] 近年来新兴的自旋转移力矩随机存取存储器（STT-RAM)由于其高密度、低漏电流、 非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。
[0004] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环 放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度， 具有读取时间短的优点。该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与 数字系统对接时整个读取电路的可靠性。但因单独采用两级运放级联结构会在不工作的时 候产生额外的静态功耗，这很大程度上增加了整个读取电路的总功耗，所以为了控制开环 放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利在上述所 采用的开环放大器的基础之上，引入了控制电路。
【发明内容】
[0005] 本发明的目的在于提供一种低功耗两级放大器STT-RAM读取电路的控制方法。
[0006] 为实现上述目的，本发明的技术方案是：一种低功耗两级放大器STT-RAM读取电 路的控制方法，包括如下步骤， 步骤Sl:提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、 控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；所述控制电路、 并行磁隧道结、开环放大器两两相互连接，所述开环放大器还连接至所述控制逻辑电路和 第一反相器，所述第一反相器与所述第一D触发器和第二D触发器连接，所述时钟输出模块 的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的 时钟控制输入端连接，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电 路，该外部电压输出电路输出第一、第二、第三参考电压，且满足：第三参考电压<第二参考 电压<第一参考电压； 步骤S2 :通过控制电路控制低功耗STT-RAM读取电路进入工作状态； 步骤S3 :通过控制电路产生的预定电流流经所述并行磁隧道结，产生读取电压，由于 并行磁隧道结中的4种存储数据分别对应4种的读取电压，即存储数据11、10、01、00与读 取电压VII、V10、VOUVOO相对应； 步骤S4 :设定Vll<第三参考电压<VlO<第二参考电压<VOl<第一参考电压 <V00,通过所述控制逻辑电路将读取电压与第二参考电压进行比较，即可得并行磁隧道结 中的存储数据的高位； 步骤S5 :若读取电压大于第二参考电压，则并行磁隧道结产生的读取电压为V01、V00， 即可知并行磁隧道结所存储的数据的高位为0,并经所述开环放大器、第一反相器输出高电 平，此时，时钟输出模块的第一时钟信号输出端产生一个时钟信号，控制第一D触发器存储 高位数据，第一D触发器存储高位数据完成后执行步骤S6 ;若读取电压小于第二参考电压， 则并行磁隧道结产生的读取电压为VII、V10,即可知并行磁隧道结所存储的数据的高位为 1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第一时钟信号输出 端产生一个时钟信号，控制第一D触发器存储高位数据，第一D触发器存储高位数据完成后 执行步骤S7 ; 步骤S6 :将读取电压与第一参考电压比较，若读取电压大于第一参考电压，则并行磁 隧道结产生的读取电压为V00,即可知并行磁隧道结所存储的数据的低位为0,并经所述开 环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时 钟信号，控制第二D触发器存储低位数据；若读取电压小于第一参考电压，则并行磁隧道 结产生的读取电压为V01，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放 大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信 号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取； 步骤S7 :将读取电压与第三参考电压比较，若读取电压大于第三参考电压，则并行磁 隧道结产生的读取电压为V10,即可知并行磁隧道结所存储的数据的低位为0,并经所述开 环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时 钟信号，控制第二D触发器存储低位数据；若读取电压小于第三参考电压，则并行磁隧道 结产生的读取电压为VII，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放 大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信 号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取； 步骤S8 :并行磁隧道结的数据读取完成后，通过控制电路控制低功耗STT-RAM读取电 路进入待机状态。
[0007] 在本发明实施例中，所述第一D触发器和第二D触发器的反相输出端分别输出所 述并行磁隧道结中存储数据的高位和低位，以获得真实的并行磁隧道结存储数据。
[0008] 在本发明实施例中，所述控制电路包括信号控制器、第二反相器、第十至第十二MOS管，所述信号控制器的控制端口与所述第二反相器的输入端、第十一MOS管的栅极及第 十二MOS管的栅极连接，所述第二反相器的输出端与所述第十MOS管的栅极连接，所述第十 MOS管的漏极、第十一MOS管的漏极连接至所述开环放大器，所述第十MOS管的源极接地，所 述第十二MOS管的漏极连接至所述并行磁隧道结，所述第十二MOS管的源极接地。
[0009] 在本发明实施例中，所述步骤S2控制电路控制低功耗STT-RAM读取电路进入工作 状态的实现过程为：通过信号控制器产生高电平信号，使得第十一、第十二MOS管导通，第 十MOS管截止，控制开环放大器开启，从而使得整个读取电路进入工作状态。
[0010] 在本发明实施例中，所述步骤S8控制电路控制低功耗STT-RAM读取电路进入待机 状态的实现过程为：通过信号控制器产生低电平信号，使得第十一、第十二MOS管截止，第 十MOS管导通，控制开环放大器关闭，从而使得整个读取电路进入待机状态。
[0011] 在本发明实施例中，所述开环放大器包括第一至第九MOS管，所述第一MOS管的源 极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一 MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连 接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管 的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五 MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极、第七MOS管的栅极 及第九MOS管的栅极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管 的漏极相连接至所述第一反相器的输入端，所述第九MOS管的源极接地，所述第三MOS管的 栅极和第一MOS管的源极分别连接至所述并行磁隧道结的两端，且第三MOS管的栅极还与 所述第十二MOS管的漏极连接，所述第四MOS管的栅极连接至所述控制逻辑电路，所述第五 MOS管的栅极与所述第十MOS管的漏极、第^^一MOS管的漏极连接。
[0012] 在本发明实施例中，所述第一MOS管、第二MOS管、第六MOS管和第八MOS管均为 NMOS管，所述第三MOS管、第四MOS管、第五MOS管、第七MOS管、第九MOS管、第十MOS管、 第^^一MOS管和第十二MOS管均为PMOS管。
[0013] 在本发明实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和第一 时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连 接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与所述外 部电压输出电路的第一、第二和第三参考电压输出端的连接。
[0014] 在本发明实施例中，所述时钟输出模块包括第一延时电路、第二延时电路、第三双 向开关和第四双向开关，所述第一延时电路和第二延时电路连接至所述信号控制器的控制 端口，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第 一时钟信号输出端和第二时钟信号输出端的连接。
[0015] 在本发明实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟时 间；且所述第一延时电路的延迟时间与第二延时电路的延迟时间满足：当整个电路进行高 位数据的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第一延时电路的延迟时 间使得第一时钟信号由低电平变为高电平，从而控制第一D触发器存储高位数据；当整个 电路进行低位数据的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第二延时电 路的延迟时间使得第二时钟信号由低电平变为高电平，从而控制第二D触发器存储低位数 据。
[0016] 相较于现有技术，本发明具有以下有益效果：本发明电路采用开环放大器，节