抹除非易失性存储器的方法
【技术领域】
[0001]本发明涉及一种抹除非易失性存储器的方法。
【背景技术】
[0002]半导体存储器元件为数据可以被存储和存储的数据可以被读取的元件。半导体存储器元件可以分类为易失性存储器元件和非易失性存储器元件。易失性存储器元件需要供应电源持续存在以保存数据，而非易失性存储器元件在供应电源消失时仍可保存数据。因此，非易失性存储器元件被广泛地使用在电源可能突然被干扰的应用上。
[0003]非易失性存储器元件包含电子可抹拭只读存储器(Electrically Erasable andProgrammable ROM, EEPROM)晶胞，例如 flash EEPROM 晶胞。图1 显示一 flash EEPROM 晶胞10的垂直剖面图。参照图1, 一深N型井(deep n-type well) 12形成于一 P型基底11或一主体区域上，而一 P型井13形成于该N型井12上。一 N型源极区域14和一 N型漏极区域15形成于该P型井13内。一 P型通道区域(未绘示)形成于该源极区域14和该漏极区域15之间。由一绝缘层16所隔离的一浮接栅极17形成在该P型通道区域上方。由另一绝缘层18所隔离的一控制栅极19形成在该浮接栅极17上方。
[0004]图2显示一简化的流程图，该流程图显示执行在包含多个flash晶胞10的存储器元件的一完整的抹除运作的多个步骤。参照图2，该抹除运作包含三个独立的步骤:预编程(Preprogramming)步骤 22、抹除(Erase)步骤 24 和过抹除校正(Over Erase Correct1n,0EC)步骤26。图3A显示这些flash EEPROM晶胞10在抹除运作期间的临界电压分布状况，其中，X轴表示存储器晶胞的临界电压电平，而Y轴表示存储器晶胞的数量。以下参考图2的流程图和图3A的临界电压分布状况说明一完整的抹除运作如何进行。
[0005]参照图2，预编程步骤22包含步骤222和步骤224。在步骤222中，一预编程验证检查会执行于一所选择的存储器区块中。在预编程验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平PVT进行比较。如果临界电压电平小于验证电压电平PVT，该流程会进行到步骤224以对一或多个在预编程验证检查中失败的存储器晶胞进行一预编程程序，在该程序中具有预定电压电平的一预编程脉冲会施加至该一或多个晶胞以增加临界电压电平。在步骤224后，该流程会回到步骤222以决定这些存储器晶胞的临界电压电平是否大于该验证电压电平PVT。参照图2，步骤222和224会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平大于该验证电压电平PVT。
[0006]当预编程步骤22完成后，该流程会进行到该抹除步骤24中的步骤242以执行一抹除验证检查。在抹除验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平EVT进行比较。如果临界电压电平大于该验证电压电平EVT，该流程会进行到步骤244以对整个存储器区块进行一抹除程序，在该程序中具有高电压电平的一或多个抹除脉冲会施加至该存储器区块以减少存储器晶胞的临界电压电平。在步骤244后，该流程会回到步骤242以决定这些存储器晶胞的临界电压电平是否小于该验证电压电平EVT。参照图2，步骤242和244会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平小于该验证电压电平EVT。
[0007]在抹除步骤24的运作期间，如果有一个存储器晶胞未通过该抹除验证检查，整个存储器区块会接收另一个抹除脉冲直至该存储器区块中的每一存储器晶胞的临界电压电平小于该验证电压电平EVT。依此方式，许多存储器晶胞可能在抹除步骤24运作期间被过抹除。被过抹除的晶胞具有较低的临界电压电平，因此，在读取晶胞时可能会产生位线漏电流，而导致读取失效或是具有较差的编程能力。因此，需要过抹除校正步骤26来修正过抹除晶胞的临界电压电平。
[0008]参照图2，当抹除步骤24完成后，该流程会进行到该过抹除校正步骤26中的步骤262以执行一过抹除校正验证检查。在过抹除校正验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平OECVT进行比较。如果临界电压电平小于该验证电压电平0ECVT，该流程会进行到步骤264以对整个存储器区块进行一过抹除校正程序，在该程序中具有中间电压电平的一或多个过抹除校正脉冲会施加至该存储器区块以增加存储器晶胞的临界电压电平。在步骤264后，该流程会回到步骤262以决定这些存储器晶胞的临界电压电平是否大于该验证电压电平OECVT。参照图2，步骤262和264会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平大于该验证电压电平0ECVT。
[0009]参照图3A，该过抹除校正程序会增加(亦即修正)存储器晶胞的临界电压电平以缩小抹除晶胞的临界电压分布。然而，随着存储器晶胞的编程和抹除循环增加，存储器晶胞的转导能力会劣化，这可能会让某些晶胞的临界电压分布落于原本的设定范围之外，亦即这些晶胞的临界电压分布落于区间电压电平OECVT和电压电平EVT之间分布的外面，如图3B所示。此外，在多个循环后，具有较低抹除临界电压电平(亦即较靠近电压电平0ECVT)的存储器晶胞的数量也会增加，其可能造成较高的位线漏电流和较差的编程能力。据此，有必要提出一种在高抹除循环后，具有可调整的临界电压分布的非易失性存储器元件。
【发明内容】
[0010]本发明提供一种抹除非易失性存储器的方法，包含:选择一存储器区块以执行一抹除运作；藉由多个抹除脉冲以抹除所选择的存储器区块；接收来自该所选择的存储器区块的抹除数据；根据该抹除数据选择一过抹除校正验证电压电平；以及对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。
【附图说明】
[0011]图1显示一 flash EEPROM晶胞的垂直剖面图。
[0012]图2显示在非易失性存储器元件中执行一已知抹除运作的方法的流程图。
[0013]图3A显示存储器晶胞在抹除运作期间的临界电压分布状况。
[0014]图3B显示存储器晶胞在执行过抹除校正运作后的临界电压分布状况。
[0015]图4显示结合本发明一实施例的一非易失性半导体存储器元件的方块示意图。
[0016]图5显示根据本发明一实施例的执行一抹除运作的该非易失性存储器元件的方法的流程图。
[0017]图6显示根据本发明一实施例的施加于该存储器区块的抹除脉冲的一时序图。
[0018]图7A显示根据本发明一实施例的存储器晶胞在执行过抹除校正运作后的临界电压分布状况。
[0019]图7B显示根据本发明另一实施例的存储器晶胞在执行过抹除校正运作后的临界电压分布状况。
[0020]图8显示根据本发明另一实施例的施加于该存储器区块的抹除脉冲的一时序图。
[0021]图9A显示根据本发明一实施例的该存储器区块的每一晶胞的偏压方式。
[0022]图9B显示根据本发明另一实施例的该存储器区块的每一晶胞的偏压方式。
[0023]【符号说明】
[0024]10flash EEPROM 晶胞
[0025]11P型基底
[0026]12深N型井
[0027]13P 型井
[0028]14N型源极区域
[0029]15N型漏极区域
[0030]16绝缘层
[0031]17浮接栅极
[0032]18绝缘层
[0033]19控制栅极
[0034]40存储器元件
[0035]42存储器控制器
[0036]44解码和电平转换电路
[0037]46充电泵电路
[0038]48存储器阵列
[0039]482存储器区块
[0040]484存储器区块
[0041]486存储器区块
[0042]4822晶胞
[0043]4824晶胞
[0044]4826晶胞
[0045]4822’晶胞
[0046]4824’晶胞
[0047]4826’晶胞
[0048]22 ?26步骤
[0049]52 ?59步骤
【具体实施方式】
[0050]本发明在此所探讨的方向为在非易失性半导体存储器元件中执行抹除运作的步骤。为了能彻底地了解本发明，将在下列的描述中提出执行抹除运作的非易失性半导体存储器元件的结构。
[0051]图4显示结合本发明一实施例的一非易失性半导体存储器元件40的方块示意图。参照图4，该存储器元件40包含一存储器控制器42、一解码和电平转换电路44、一充电泵电路46以及包含多个存储器区块482，484和486的一存储器阵列48。每一存储器区块包含多个存储器晶胞(未绘示)。该等晶胞以矩阵的方式排列，且电性耦接至对应的字线(未绘示)和位线(未绘示)。
[0052]图5显示根据本发明一实施例的执行一抹除运作的该非易失性存储器元件40的方法的流程图。该方法概略说明如下。
[0053]步骤52:选择一存储器区块以执行一抹除运作。
[0054]步骤54:藉由多个抹除脉冲以抹除所选择的存储器区块。
[0055]步骤56:接收来自该所选择的存储器区块的抹除数据。
[0056]步骤58:根据该抹除数据选择一过抹除校正验证电压电平。
[0057]步骤59:对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。
[0058]以下参照图4和图5说明该流程图的细节。参照图4，该解码和电平转换电路44负责接收来自该存储器控制器42的多个地址信号。该等地址信号包含列地址信号、行地址信号和区块选择信号。在本实施例中，该解码和电平转换电路44接收来自该存储