运用于存储器编译器的存储器生成方法与生成的存储器的制造方法
【技术领域】
[0001 ] 本发明涉及一种存储器编译器（memory complier)，尤指一种具有适应性 (adaptive)提升字元线电压能力的存储器编译器的存储器生成方法及其生成的存储器。
【背景技术】
[0002] 为了能够加速设计各种存储器，存储器编译器已经广泛的运用于业界。而利用存 储器编译器，研发人员可以根据不同的需求以及特性设计出不同尺寸与存储量的各式存储 器，并快速地导入工艺用以缩短存储器制造的时间。
[0003] 请参照图1，其所绘示为现有存储器编译器所生成的存储器示意图。此存储器 50包括：逻辑控制器（logic controller) 20、字元线驱动器（WL driver) 10、存储器核心 (memory core) 11 ~lm、选择器（selector) 21 ~2m、与输出驱动器（output driver) 31 ~ 3m 〇
[0004] 基本上，逻辑控制器20可在读写动作时操控存储器50内部的所有电路。再者，字 元线驱动器10可根据地址数据解码出特定字元线，并动作（activate)该特定字元线。而 存储器核心11~Im中包括多条字元线（word line)连接至字元线驱动器10与多条位元 线（bit line)，而所有的存储器核心11~Im的组合即为该存储器50的存储量。
[0005] 以第1字元线（WLl)为例来作说明，字元线驱动器10的第1字元线（WLl)连接至 所有存储器核心11~lm。当第1字元线（WLl)动作时，存储器核心11~Im中连接至第1 字元线（WLl)的所有存储单元（memory cell)皆会动作。换言之，当存储器50的存储量越 高，存储器核心11~Im数目越多，而字元线就会越长。
[0006] 再者，每一个选择器21~2m中皆包括一多路复用器（multiplexer)以及感测放 大器（sense amplifier)用以选择特定位元线（bit line),并且感测出该特定位元线上的 数据。再者，输出驱动器31~3m输出特定位元线上的数据。
[0007] 基本上，研发人员根据实际的需求来设计存储器50时，仅需要将特定的设计参数 输入存储器编译器。之后，存储器编译器即可据以设计出符合要求的存储器50。
[0008] 举例来说，对存储器编译器输入特定存储量的存储器50时，存储器编译器即可计 算出存储器核心11~lm、选择器21~2m与输出驱动器31~3m的数目，并搭配逻辑控制 器20与字元线驱动器10即可组合成存储器50。基本上，一个存储器核心需要搭配一个选 择器与一个输出驱动器，因此m个存储器核心11~Im搭配对应m个选择器21~2m与m 个输出驱动器31~3m。而经由存储器编译器配置（placement)上述的电路后即形成存储 器50。
[0009] 由于半导体工艺的日新月异，当存储器50导入先进工艺（例如：小于40nm工艺以 下）时，会造成存储器的良率（yield rate)下降。经由详细的研究之后，存储器良率下降的 原因在于工艺变异造成存储单元所感应的电流不够（induced current)而无法正常运作。 上述这些由工艺变异所导致无法正常运作的存储单元，被称为弱存储单元（weak memory cell)〇
[0010] 为了让弱存储单元能够正常运作，其中一个方法即为提高字元线电压。当字元线 电压提高后，使得弱存储单元能够正常运作，即可有效地提升存储器的良率。
[0011] 请参照图2,其所绘示为现有字元线电压提升电路（word line boost circuit)。
[0012] 字元线电压提升电路308包括：电压调整器（regulator) 306、开关晶体管SW1、 SW2、SW3、提升电容（boost capacitor)Cl、切换时序电路（switch time circuit)302。切 换时序电路302接收区块选择信号（blank select signal)，并据以控制开关晶体管SW1、 SW2、SW3。再者，当字元线动作时，提升电容Cl将叠加后的电源电压（VDD)与可调整电压 (VDELTA)传递至字元线驱动器304,并传送至存储器核心。
[0013] 再者，可调整电压VDELTA是由电压调整器306根据可编程电压源310输出的参考 电压VREF来决定。换句话说，字元线电压提升电路308的电压提升大小是由可编程电压源 310输出的参考电压VREF来决定。
[0014] 众所周知，现有的字元线电压提升电路308中的电压调整器306与可编程电压源 310非常的耗电，并且会占据非常大的布局面积（layout area)。
[0015] 再者，现有的字元线电压提升电路308运用于存储器编译器还会有许多缺点。举 例来说，不同存储量的存储器核心所组成的存储器，其字元线的长度不一。因此，针对每个 不同存储容量的存储器，每一次都需要调整字元线电压提升电路308的参考电压VREF。如 此将造成存储器设计者的不便。
【发明内容】
[0016] 针对现有技术中存在的问题，本发明的目的为提供一种存储器，包含：一逻辑控制 器，产生一字元线致能信号与一提升致能信号；一字元线驱动器接收该字元线致能信号； 一电压提升电路接收该提升致能信号；多个提升电容单元，连接于该电压提升电路与该字 元线驱动器之间；多个存储器核心，每一该存储器核心皆具有多条字元线连接至该字元线 驱动电路；多个选择器，对应地连接至所述多个存储器核心；以及多个输出驱动器，对应地 连接至所述多个选择器；其中，所述多个存储器核心的数目正比例于所述多个提升电容单 元的数目。
[0017] 本发明的另一目的为提供一种存储器编译器的一存储器生成方法，包含下列步 骤：接收一存储器信息，且该存储器信息包括该存储器的一特定存储量；根据该存储器信 息，计算出多个存储器核心、多个选择器、多个输出驱动器以及多个提升电容单元的数目； 以及配置所述多个存储器核心、所述多个选择器、所述多个输出驱动器、所述多个提升电容 单元、一逻辑控制器、一字元线驱动器与一电压提升电路，用以生成该存储器；其中，所述多 个存储器核心的数目正比例于所述多个提升电容单元的数目。
[0018] 本发明的有益效果在于，本发明提出一种存储器编译器，其根据设计参数而进一 步地设计出符合要求的存储器，并且该存储器编译器可根据字元线的负载的改变而变更提 升电容的数值，用以控制字元线电压。
[0019] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附 图，作详细说明如下：
【附图说明】
[0020] 图1所绘示为现有存储器编译器所生成的存储器示意图。
[0021] 图2所绘示为现有字元线电压提升电路。
[0022] 图3所绘示为字元线上的负载与提升电容之间的关系示意图。
[0023] 图4所绘示为本发明存储器编译器所生成的存储器示意图。
[0024] 图5A与图5B所绘示为本发明第一实施例字元线驱动器、电压提升电路与提升电 容单元及其相关信号示意图。
[0025] 图6A与图6B所绘示为本发明第二实施例字元线驱动器、电压提升电路与提升电 容单元及其相关信号示意图。
[0026] 图7A与图7B所绘示本发明提升电容单元的各种实施例。
[0027] 其中，附图标记说明如下：
[0028] 10、70 :字元线驱动器
[0029] 11~lm、71~7x :存储