直接传送推进存储器以及使用其的计算机系统的制作方法
【技术领域】
[0001]本发明涉及一种适用于计算机系统的新类型的推进存储器的结构，其以低能耗高速操作，另外，本发明涉及使用这种新类型的推进存储器的计算机系统。
【背景技术】
[0002]本发明的发明人已经提出了包括处理器和被称为“推进主存储器”的新主存储器的推进存储器计算机组织架构(参见专利文献(PTL) I)。PTLl中所提出的推进存储器计算机的处理器包括:控制单元，其具有被配置为生成时钟信号的时钟发生器；以及算术逻辑单元，其被配置为与时钟信号同步地执行算术和逻辑运算。并且，所提出的推进主存储器包括存储器单元(通常称为位置)的阵列，各个存储器单元具有字节大小或字大小的单元信息、阵列的输入端子和阵列的输出端子。然后，所提出的推进主存储器将信息存储在各个存储器单元中，并且与时钟信号同步地逐步将所述信息朝着输出端子传送，以向处理器主动地并且顺序地提供所存储的信息，使得算术逻辑单元可利用所存储的信息执行算术和逻辑运算。另外，算术逻辑单元中的处理结果被发送给推进主存储器，例外的是在指令移动的情况下，仅存在从推进主存储器至处理器的单向指令流。
[0003]依据PTLl中所述的推进存储器计算机架构，由于实现推进主存储器的存储器单元阵列中的各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所以字节大小或字大小的信息与时钟信号同步地沿着水平数据传送线逐步传送，因此，该推进主存储器中不需要各个比特级信元的随机存取操作。然后，由于归因于处理器芯片与传统主存储器芯片或传统高速缓冲存储器芯片之间的布线的瓶颈以及并行处理器中的所有单元之间的瓶颈(这些瓶颈固有地存在于传统计算机系统中)可被去除，可实现功耗非常低的非常高速的操作。
[0004]在PTLl所提出的推进存储器计算机中，作为示例提出了通过钟控(clocked)与运算辅助的传送字节大小或字大小的信息的方式。为了建立钟控与门的组合功能，各个比特级信元中需要多个晶体管，并且推进存储器的操作通过钟控与门中的延迟来实现。
[0005]引用列表
[0006]专利文献
[0007][专利文献1]W0 2011/010445A1
【发明内容】
[0008](技术问题)
[0009]鉴于这些背景，本发明的目的是提供一种具有同步系统的推进存储器的新方案，其中，可通过控制信号的控制同步地沿着水平数据传送线逐步地直接传送字节大小或字大小的信息，而无需逻辑门电路的组合功能(例如，与门的功能)的辅助，从而简化推进存储器的结构。
[0010](问题的解决方案)
[0011]本发明的第一方面涉及一种直接传送推进存储器，其包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与比特级信元序列的方向正交的方向逐步传送，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本发明中，在电子存储区域中累积的电子被称为“信元电子”。在本发明的第一方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。
[0012]在本发明的第一方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者另选地，通过诸如经典电子传输机制(类似于电子耦合器件(CCD)中采用的机制)的另一机制来建立。
[0013]本发明的第二方面涉及一种包括处理器和直接传送推进主存储器的计算机系统，所述直接传送推进主存储器被配置为主动地并且顺序地向所述处理器提供存储的信息，使得所述处理器能够利用所存储的信息来执行算术和逻辑运算，所述直接传送推进主存储器包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本发明的第二方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。
[0014]类似于本发明的第一方面，在本发明的第二方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者通过诸如经典电子传输机制的另一机制来建立。
【附图说明】
[0015][图1]图1示出存储器单元阵列的阵列的电路层级表示的示例，其中，多个比特级信元沿着垂直方向排列，各个比特级信元阵列实现存储器单元之一，其分别由指派给存储器单元的控制线之一来控制，以实现根据本发明的实施方式的直接传送推进存储器；
[0016][图2]图2示出根据本发明的实施方式的代表性存储器单元的详细内部配置，以标号示出了各个比特级信元；
[0017][图3]图3示出实现根据本发明的实施方式的直接传送推进存储器的半导体芯片上的存储器单元的全局阵列；
[0018][图4]图4(a)示出控制信号CLOCKl的三元波形，图4(b)示出控制信号CL0CK2的三元波形，图4 (c)示出控制信号CL0CK3的三元波形，其各自分别以不同的相位在低(L)、中(M)和高(H)电平的三电平之间摆动，并且示出三个控制信号CL0CKUCL0CK2和CL0CK3实现三相三元时钟；
[0019][图5]图5示出半导体芯片上的实际存储器单元阵列的平面图，其对应于图1所示的存储器单元阵列的电路层级表示的一部分。
[0020][图6]图6示出在图5所示的平面图中在线V1-VI上截取的比特级信元阵列的示意性横截面图；
[0021][图7]图7示出在图5所示的平面图中在线VI1-VII上截取的比特级信元阵列的示意性横截面图；
[0022][图8]图8(a)示出在根据本发明的实施方式的直接传送推进存储器中在t。与h之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图8(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；
[0023][图9]图9(a)示出在根据本发明的实施方式的直接传送推进存储器中在^与t2之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图9(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；
[0024][图10]图10(a)示出在根据本发明的实施方式的直接传送推进存储器中在七2与t3之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图10(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信兀随信兀电子前进；
[0025][图11]图11示出在根据本发明的实施方式的直接传送推进存储器中在时间和空间域中信元电子的直接传送的三相行为，在空间域中周期性地指派多个虚设信元，各个虚设信元随信元电子前进，在空间域中信元电子的直接传送由箭头示出；
[0026][图12]图12(a)示出在根据本发明的实施方式的直接传送推进存储器中在t。与h之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图12(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；
[0027][图13]图13(a)示出在根据本发明的实施方式的直接传送推进存储器中在^与t2之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图13(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；
[0028][图14]图14(a)示出在根据本发明的实施方式的直接传送推进存储器中在七2与t3之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图14(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；
[0029][图15]图15(a)示出控制信号CLOCKl的二元波形，图15 (b)示出控制信号CL0CK2的二元波形，图15(c)示出控制信号CL0CK3的二元波形，其各自分别以不同的相位在低(L)和高(H)电平的二电平之间摆动，并且示出三个控制信号CL0CK1、CL0CK2和CL0CK3实现三相二元时钟；
[0030][图16]图16示出适于根据本发明的实施方式的直接传送推进存储器的输入端子列和输出端子列的电路层级表示的示例，其中，多个输入存储晶体管或输出端子晶体管沿着垂直方向排列；
[0031][图17]图17示出可适于根据本发明的实施方式的直接传送推进存储器的输入端子列的电路层级表示的另一示例，其中，多个输入存储晶体管沿着垂直方向排列；
[0032][图18]图18示出实现根据本发明的实施方式的直接传送反向推进存储器的一部分的半导体芯片上的存储器单元阵列，其聚焦于第k行；
[0033][图19]图19(a)示出适于根据本发明的实施方式的直接传送反向推进存储器的控制信号CLOCKl的三元波形，图19(b)示出控制信号CL0CK2的三元波形，图19(c)示出控制信号CL0CK3的三元波形，其各自分别以不同的相位在低(L)、中(M)和高⑶电平的三电平之间摆动，并且示出三个控制信号CL0CK1、CL0CK2和CL0CK3实现三相三元时钟；
[0034][图20]图20示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的计算机系统的基础组织架构的示意性框图；
[0035][图21]图21示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的具有多核处理器的计算机系统的另一组织架构的示意性框图；
[0036][图22]图22示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的具有多个算术流水线的计算机系统的另一组织架构的示意性框图；
[0037][图23]图23示出比特级信元阵列的示意性横截面图中的泄漏隧穿的问题，其对应于在图5所示的平面图中在线V1-VI上截取的横截面图；
[0038][图24]图24示出可保护图23所示的泄漏隧穿的比特级信元阵列的改进结构的示意性横截面图。
【具体实施方式】
[0039]将参照附图描述本发明的各种实施方式。需要注意的是，贯穿附图，相同或相似的标号应用于相同或相似的部件和元件，相同或相似的部件和元件的描述将被省略或简化。通常，并且如半导体器件的表示中惯常的，将理解的是，各个附图彼此未按比例绘制并且给定附图内也未按比例绘制，尤其是，层厚度被任意绘制以便于附图的阅读。在下面的描述中阐述了特定细节，例如特定材料、工艺和设备，以便全面理解本发明。然而，对于本领域技术人员而言将显而易见的是，本发明可在没有这些特定细节的情况下实践。在其它情况下，熟知的制造材料、工艺和设备未详细阐述，以避免不必要地模糊本发明。诸如“上”、“上方”、“下”、“下方”和“垂直”的介词相对于基板的平坦表面定义，而与基板实际所保持的取向无关。层在另一层上，即使存在中间层。
[0040]尽管在图16和图17等中示出nMOS FET作为输入存储晶体管和输出端子晶体管，但是如果采用相反的极性，则pMOS FET可用作输入存储晶体管和输出端子晶体管。
[0041](存储器单元的阵列)
[0042]如图1所示，根据本发明的实施方式的直接传送推进存储器包括存储器单元阵列。在该存储器单元阵列中，沿着列方向(垂直方向)定义多条控制线(垂直线)B2]2、B2] 1、B2j、Bk(2j+r)、...，沿着与控制线
^2.] 2、B2j 1、B2 j、Bk(2j + 1)、...正交的行方向定义多条水平数据传送线TLk。、TLkoTLk2, TLk3,...TLk31 (参见图2和图5)。通过列和行的上述定义，多个比特级信元(各个比特级信元分别具有电子存储区域)沿着图1的列方向排列，以实现多个存储器单元 Uk (2 j 2)、Uji (2j I)、Uk，2j、Uk(2j+1”...Ο 如图2所示，例如，存储器单元Uk(2j 2)包括三十二个比特级f曰兀 Q(2j 2)0、Q(2j 2)1、Q(2j 2)2、Q(2j 2)3、...Q(2j 2)31， 这三十二个比特级信元沿着列方向排列，以实现单个存储器单元UM2] 2)。尽管具有相似标号的详细例示被省略，类似地，图1
所示的其它存储器单元Uk(2] 1}、\2j、uk{2j+1).....分别具有三十二个比特级信元，这三十二个比特级信元沿着列方向排列，以实现其它存储器单元uM2j 1}, Uki2p
Uk(2j+1)、...。 存储器单元 Uk (2j 2)、Uk (2j I)、Uji, 2j、Uk(2j+1)、...中的每一个中指派的电子存储区域的相应电子存储状态由通过控制线(垂直线)B2j 2、B2j !,B2pBm2j^,...施加的三相控制信号CL0CKUCL0CK2和CL0CK3来控制。
[0043]S卩，图3所示的m*n存储器单元矩阵中的存储器单元Un、U12, Ul2j.....U1 {n 1}、
Uln、...；U(k 1)n U(k 1)2N U(k 1),2.;'-..' U(k D (n I) N U(k 1)nN...;Ukl、Uk2、Uk,2j、...、Uk(n I)、Ukn、...；U(k+l)l、U(k+1)2、U(k+1),2j、...、U(k+1) (n D、U(k+1)n、...;和 Um1、Um2、Unij 2j N...、u— d、Umn、...中的母一个分别具有比特级信元序列，以存储字节大小或字大小的信息，所述字节大小或字大小的信息与三相控制信号CL0CK1、CL0CK2和CL0CK3同步地沿着水平数据传送线TLk。、TLkl,TLk2、TLk3、...TLk31逐步传送，从而建立字节大小或字大小的信息的推进行为。如图3所示，设置在存储器单元U11.....U
(k 1)1、Uk, 1、U(I^1)1'...、Um! 的左侧的输入端子列I1.....1k n Ik、
Ik+1.....1ni的序列被设置在阵列的左端，设置在存储器单元U.......u(k 1)n、uk,n、u(k+r)n.....Unin的左侧的输出端子列O1.....0k Ok, 0k+1.....0?的序列被设置在阵列的右端。
[0044]根据图3所示的本发明的实施方式的直接传送推进存储器，存储器单元Un、U12,Ul, 2j、...、Ui(n I)、Uln、...;U(k 1)1、U(k 1)2、U (k i),2j、...、U(k I) (n I)、U(k i)n、...;Ukl、Uk2、Uk, 2 j、...、
Uk (n I)、Ukn'...;U(k+l)l、U(k+1)2、U(k+1),2j、...、U(k+1) (n j)、U(k+1)n、...^Unil'Uni2'IU.....un(n 1}、
Unin不需要刷新，因为存储器单元U n、 Ulj 2j >...>U1(n i)、Uin、...;U(k i)1、U(k i)2、U(k I)，2j、...、
U(k I) (n I)、U(k l)n、...;Ukl、Uk2、Uk，2j、...、Uk (n D、Ukn、...；U(k+1)n U(k+1)2、U(k+1)，2j、...、U(k+1) (n l}、
u(k+1)n>...;和uml、um2、um 2j、...、um(n ^Umn通常全部由于信息移动方案(信息推进方案)而被自动刷新。然后，对存储器单元U11、
Ul2、Ui,2j、...、Ui(n I) 'UlnN...;U(k i)1、U(k i)2'U(k I), 2j、...、
U(k I) (n I)、U(k l)n、...;Ukl、Uk2、Uk, 2j、...、Uk (n D、Ukn、...；U(k+1)n U(k+1)2N U(k+1) 2jN...、U(k+1) (n D、
U(k+l)n'...;和Uml、Um2、Um, 2j、...、Um(n D、Umn中的每个的寻址不复存在，所需彳目息朝着连接到存储器的右边缘的输出端子列O1.....0k.....0ni进发(如下面所说明的)。本发明的实施方式的直接传送推进存储器的存取机制确实是传统计算机系统中从寻址模式开始以读/写信息的现有存储器方案的替代方式。因此，根据本发明的实施方式的直接传送推进存储器，本发明的实施方式的计算机系统中没有寻址模式的存储器存取处理比传统计算机系统的现有存储器方案简单很多。
[0045](比特级信元的详细结构)
[0046]如图6所示，实现本发明的实施方式的直接传送推进存储器的各个比特级信元包括基板11、层叠在基板11上的基板绝缘体 182j 2、182j 1、182j、18k(2j+1) 中的一个、层叠在基板绝缘体182j 2、182j PlS2jUSkfew)上的被配置为累积信元电子以充当电子存储区域的浮动栅极 I