提高输入时钟占空比免疫力的电路、dram存储器及方法
【技术领域】
[0001]本发明属于半导体芯片设计领域，具体涉及提高输入时钟占空比免疫力的电路、DRAM存储器及方法。
【背景技术】
[0002]计算机以及各种电子设备广泛的应用于现代生活的各个方面，对半导体芯片需求越来越大。人们对速度要求越来越快，芯片时钟就越来越小，系统提供的时钟受到微小的干扰都会导致输入时钟占空比发生很到变化。而输入时钟占空比的变化极易导致芯片功能故障。本发明提出的一种设计方法可以极大的提高半导体芯片对输入时钟占空比的免疫力，提高芯片的可靠性。图1常用半导体芯片时钟路径的基本架构，包括输入时钟接收器、时钟开关电器、数字延迟锁相环、控制电路和测试电路。
[0003]1、外部系统时钟VCLK首先被输入时钟接受器接受产生内部时钟clk_i ；
[0004]2、内部时钟CLK_i经过时钟开关电器S产生各个功能模块首位所需时钟Clk_G ；由于外部系统时钟占空比会发生变化，且芯片内输入时钟接受器和时钟开关电器S会让占空比变化进一步加剧。从而导致片内各个功能模块所需的时钟不完整甚至丢失，使得芯片发生功能故障。
【发明内容】
[0005]为了解决现有的时钟路径存在时钟丢失或控制电路功能异常的技术问题，本发明提供一种提尚输入时钟占空比免疫力的电路及方法，本发明能够极大的提尚对输入时钟占空比的免疫力。
[0006]本发明的技术解决方案:
[0007]提高输入时钟占空比免疫力的电路，其特殊之处在于:包括增加占空比电路、减小占空比电路以及判断电路，
[0008]所述增加占空比电路用于对所需时钟Clk_G进行占空比增加处理，得到增加占空比时钟Clk_G+ ；
[0009]所述减小占空比电路用于对所需时钟Clk_G进行占空比减小处理，得到减小占空比时钟Clk_G-；
[0010]所述判断电路用于判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失，并根据判断结果调节输入时钟接收器。
[0011]上述增加占空比电路包括调节驱动管，所述调节驱动管p/n比例大于Clk_G路径上的p/n比例。
[0012]上述减小占空比电路包括调节驱动管，所述调节驱动管p/n比例小于Clk_G路径上的p/n比例。
[0013]上述判断电路包括三个时钟计数器。
[0014]对占空比高免疫力的DRAM存储器，包括输入时钟接收器、时钟开关电器、数字延迟锁相环、控制电路和测试电路，外部系统时钟vclk经过输入时钟接受器产生内部时钟clk_i ;内部时钟clk_i经过时钟开关电器产生所需时钟Clk_G ;所需时钟Clk_G分别进入数字延迟锁相环、控制电路和测试电路。
[0015]上述增加占空比电路包括调节驱动管，所述调节驱动管p/n比例大于Clk_G路径上的p/n比例。
[0016]上述减小占空比电路包括调节驱动管，所述调节驱动管p/n比例小于Clk_G路径上的p/n比例。
[0017]上述判断电路包括三个时钟计数器。
[0018]提高输入时钟占空比免疫力的方法，其特殊之处在于:包括以下步骤:
[0019]1)对所需时钟Clk_G进行占空比增加处理，得到增加占空比时钟Clk_G_+ ;同时对对所需时钟Clk_G进彳丁占空比减小处理，得到减小占空比时钟Clk_G_ ；
[0020]2)判断:
[0021]判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失;
[0022]3)调节:
[0023]根据判断结果调节输入时钟接收器。
[0024]上述步骤3)具体为:
[0025]若增加占空比时钟Clk_G+和减小占空比时钟Clk_G_均没有丢失，则不调整输入时钟接收器；
[0026]若减小占空比时钟Clk_G_存在丢失，则调整输入时钟接收器，使得输入时钟接收器产生的内部时钟CLK_i的占空比增加；
[0027]若增加占空比时钟Clk_G+存在丢失，则调整输入时钟接收器，使得输入时钟接收器产生的内部时钟CLK_i的占空比减小。
[0028]本发明的所具有优点:
[0029]本发明通过加占空比电路、减小占空比电路以及判断电路，根据判断结果实现对输入时钟接收器进行调节，使得Clk_G获得较好的占空比，从而提高芯片对输入时钟占空比的免疫力。
【附图说明】
[0030]图1为现有的DRAM存储器的结构示意图；
[0031]图2为本发明的提尚输入时钟占空比免疫力的电路不意图；
[0032]图3为本发明对占空比高免疫力的DRAM存储器结构示意图；
[0033]图4为输入时钟占空比较好的情况示意图；
[0034]图5为输入时钟占空比较小的情况示意图；
[0035]图6为输入时钟占空比较大的情况示意图。
【具体实施方式】
[0036]如图2所示，提高输入时钟占空比免疫力的电路，包括增加占空比电路、减小占空比电路以及判断电路，增加占空比电路用于对所需时钟Clk_G进行占空比增加处理，得到增加占空比时钟Clk_G+ ;减小占空比电路用于对所需时钟Clk_G进行占空比减小处理，得到减小占空比时钟Clk_G-;判断电路用于判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失，并根据判断结果调节输入时钟接收器。
[0037]一般增加占空比电路包括调节驱动管，(可以简单的通过调节驱动管p/n比例，p强η弱来实现)；减小占空比电路包括调节驱动管。可以简单的通过调节驱动管p/n比例，P弱η强来实现)；判断电路包括三个时钟计数器。增加占空比电路(可以简单的通过调节驱动管p/n比例，p强η弱来实现);减小占空比电路(可以简单的通过调节驱动管p/n比例，P弱η强来实现);判断电路(可以为简单3个时钟的计数器)。
[0038]当然现有很多种已知的电路能够实现增加占空比电路、减小占空比电路以及判断电路。
[0039]这种提高输入时钟占空比免疫力的电路可以应用与任何需要调节时钟占空比的系统中。利用应用在DRAM存储器中形成一种对占空比高免疫力的DRAM存储器，如图3所示，包括输入时钟接收器、时钟开关电器、数字延迟锁相环、控制电路、测试电路、增加占空比电路、减小占空比电路以及判断电路。
[0040]外部系统时钟VCLK经过输入时钟接受器产生内部时钟CLK_i ;内部时钟CLK_i经过时钟开关电器产生所需时钟Clk_G ;所需时钟Clk_G分别进入数字延迟锁相环、控制电路和测试电路。
[0041]具体工作原理为:
[0042]1、当外部时钟占空比较好并且经过接收器和开关电路占比没有被破坏，则增加或者减小占空比都不会使时钟丢失，如图4。经过判断电路判断不调整输入时钟接受器；
[0043]2、当外部时钟占空较小或者接收器和开关电路使占空比变小，则经过减小占空比电路后Clk_G_就会丢失，如图5。经过判断电路则会调整输入时钟接受器，使得时钟接收器输入的时钟占空比增加，使得Clk_G获得较好的占空比，从而提高芯片对输入时钟占空比的免疫力；
[0044]3、当外部时钟占空较大或者接收器和开关电路使占空比变大，则经过增加占空比电路后Clk_G+就会丢失，如图6。经过判断电路则会调整输入时钟接受器，使得时钟接收器输入的时钟占空比减小，使得Clk_G获得较好的占空比，从而提高芯片对输入时钟占空比的免疫力。
【主权项】
1.提高输入时钟占空比免疫力的电路，其特征在于:包括增加占空比电路、减小占空比电路以及判断电路， 所述增加占空比电路用于对所需时钟Clk_G进行占空比增加处理，得到增加占空比时钟 Clk_G+ ； 所述减小占空比电路用于对所需时钟Clk_G进行占空比减小处理，得到减小占空比时钟 Clk_G-； 所述判断电路用于判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失，并根据判断结果调节输入时钟接收器。2.根据权利要求1所述的提高输入时钟占空比免疫力的电路，其特征在于:所述增加占空比电路包括调节驱动管，所述调节驱动管p/n比例大于Clk_G路径上的p/n比例。3.根据权利要求2所述的提高输入时钟占空比免疫力的电路，其特征在于:所述减小占空比电路包括调节驱动管，所述调节驱动管p/n比例小于Clk_G路径上的p/n比例。4.根据权利要求1或2或3所述的提高输入时钟占空比免疫力的电路，其特征在于:所述判断电路包括三个时钟计数器。5.基于权利要求1-4之任一所述电路的对占空比高免疫力的DRAM存储器，包括输入时钟接收器、时钟开关电器、数字延迟锁相环、控制电路和测试电路，外部系统时钟vclk经过输入时钟接受器产生内部时钟clk_i ;内部时钟clk_i经过时钟开关电器产生所需时钟Clk_G ;所需时钟Clk_G分别进入数字延迟锁相环、控制电路和测试电路。6.根据权利要求5所述的对占空比高免疫力的DRAM存储器，其特征在于:所述增加占空比电路包括调节驱动管，所述调节驱动管p/n比例大于Clk_G路径上的p/n比例。7.根据权利要求6所述的对占空比高免疫力的DRAM存储器，其特征在于:所述减小占空比电路包括调节驱动管，所述调节驱动管p/n比例小于Clk_G路径上的p/n比例。8.根据权利要求5或6或7所述的对占空比高免疫力的DRAM存储器，其特征在于:所述判断电路包括三个时钟计数器。9.提高输入时钟占空比免疫力的方法，其特征在于:包括以下步骤: 1)对所需时钟(:11^_6进行占空比增加处理，得到增加占空比时钟Clk_G-+;同时对对所需时钟Clk_G进彳丁占空比减小处理，得到减小占空比时钟Clk_G_ ； 2)判断: 判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失； 3)调节: 根据判断结果调节输入时钟接收器。10.根据权利要求9所述的提高输入时钟占空比免疫力的方法，其特征在于:步骤3)具体为: 若增加占空比时钟Clk_G+和减小占空比时钟Clk_G-均没有丢失，则不调整输入时钟接收器； 若减小占空比时钟Clk_G-存在丢失，则调整输入时钟接收器，使得输入时钟接收器产生的内部时钟CLK_i的占空比增加； 若增加占空比时钟Clk_G+存在丢失，则调整输入时钟接收器，使得输入时钟接收器产生的内部时钟CLK_i的占空比减小。
【专利摘要】本发明涉及提高输入时钟占空比免疫力的电路、DRAM存储器及方法，包括增加占空比电路、减小占空比电路以及判断电路，增加占空比电路用于对所需时钟Clk_G进行占空比增加处理，得到增加占空比时钟Clk_G+；所述减小占空比电路用于对所需时钟Clk_G进行占空比减小处理，得到减小占空比时钟Clk_G-；判断电路用于判断所需时钟Clk_G、增加占空比时钟Clk_G+、减小占空比时钟Clk_G-是否有丢失，并根据判断结果调节输入时钟接收器。本发明解决了现有的时钟路径存在时钟丢失或控制电路功能异常的技术问题，本发明能够极大的提高对输入时钟占空比的免疫力。
【IPC分类】H03K3/017, G11C11/4063
【公开号】CN105261389
【申请号】CN201510785063
【发明人】亚历山大
【申请人】西安华芯半导体有限公司
【公开日】2016年1月20日
【申请日】2015年11月16日