一种sram存储阵列的制作方法
【技术领域】
[0001]本发明属于存储电路领域，尤其涉及一种SRAM存储阵列。
【背景技术】
[0002]常见的SRAM (Static Random Access Memory，静态随机存储器)存储阵列，如图1所示一个四行八列的SRAM存储阵列，其每一行设置字线，每一列设置两条位线，字线用于控制SRAM存储单元的开启，位线则用于将存储器信息与外部联系，其工作过程大致如下:在待机状态时，位线被预充电到高电平，在相应的字线变为高电平时，与该字线相连接的所有SRAM存储单元都会进入操作状态，位线被选中的SRAM存储单元进行正常的读或写操作，而位线未被选中的SRAM存储单元则进行假读操作，假读操作会与正常的读操作一样产生功耗，特别当假读的比例过多时，会产生很大的功耗损失。
【发明内容】
[0003]针对以上技术问题，提供一种SRAM存储阵列，以解决现有技术操作时功耗过大的缺陷；
[0004]具体技术方案如下:
[0005]一种SRAM存储阵列，其中，包括N行Μ列的多个SRAM存储单元，所述多个SRAM存储单元的每一行的上部和下部分别设置一字线，于所述多个SRAM存储单元的每一行中第一设定位置的SRAM存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与所述字线连接的多个SRAM存储单元中的预定比例进行操作，其中N和Μ为正整数。
[0006]上述的SRAM存储阵列，所述多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，位于同一列的所述多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的所述多个SRAM存储单元的每一个的右侧共同连接一第二位线。
[0007]上述的SRAM存储阵列，所述多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，所述多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的所述多个SRAM存储单元的每一个的右侧共同连接一第二位线，所述多个SRAM存储单元的相邻列共用一位线。
[0008]上述的SRAM存储阵列，所述第一设定位置为所述多个SRAM存储单元的每一行中位于奇数列的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中位于偶数列的SRAM存储单元所在的位置。
[0009]上述的SRAM存储阵列，所述第一设定位置为所述多个SRAM存储单元的每一行中所在列不大于M/2的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中所在列大于M/2的SRAM存储单元所在的位置。
[0010]上述的SRAM存储阵列，位于奇数列的所述多个SRAM存储单元的同一列与相邻的位于偶数列的所述多个SRAM存储单元所在的同一列共用同一位线。
[0011]上述的SRAM存储阵列，所述多个SRAM存储单元的每一个包括，
[0012]—第一开关器件，于一相应的字线作用下可控制地连接所述第一位线至一第一节占.
[0013]一第二开关器件，于所述字线的作用下可控制地连接所述第二位线至一第二节占.
[0014]—基本存储单元，于所述第一节点为高电压且所述第二节点为低电压时，存储的数据为1 ;或于所述第一节点为低电压并所述第二节点为高电压时，存储的数据为0。
[0015]上述的SRAM存储阵列，所述基本存储单元包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一节点连接，所述第一反相器的输出端与所述第二节点连接；所述第二反相器的输入端与所述第二节点连接，所述第二反相器的输出端与所述第一节点连接。
[0016]上述的SRAM存储阵列，所述预定比例为一选一，或所述预定比例为二选一，或所述预定比例为四选一，或所述预定比例为八选一。
[0017]有益效果:以上技术方案提供一种新的SRAM存储阵列，通过将同一行的SRAM存储单元的字线拆分为两条，当只对同一行的部分SRAM存储单元进行操作时，可极大降低操作功耗。
【附图说明】
[0018]图1为现有技术中一种SRAM存储阵列的结构示意图；
[0019]图2为现有技术的相邻的两个SRAM存储单元的结构示意图；
[0020]图3为本发明的一种具体实施例的SRAM存储阵列的结构示意图；
[0021]图4为本发明的另一种具体实施例的SRAM存储阵列的结构不意图；
[0022]图5为本发明的一种具体实施例的相邻两个SRAM存储单元的排列结构示意图。
【具体实施方式】
[0023]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0024]需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
[0025]下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0026]图2所示为现有技术的相邻两个SRAM存储单元的结构，同一行的SRAM存储单元的字线WL全部连接在一起，每一列的SRAM存储单元相互独立，每个SRAM存储单元包括NM0S管M5和NM0S管M6，两个互耦反相器INV1、INV2构成的双稳态电路用于数据存储，字线选中时，即SRAM存储单元的NM0S管打开时，与存“0”节点相连的位线会被“0”节点拉低，如同读操作，但是由于该位线未被选中，所以不与灵敏放大器连接，信息不被读出。但是该操作会和正常的读操作一样产生功耗，由于在字线被选中时，所有与该字线连接的SRAM存储单元都会进行操作状态，在操作时，位线未选中的单元会进行假读操作，浪费很多功耗。如纵向选取比例为二选一时则一半单元正常操作，另一半单元为假读；如纵向选取比例为四选一时则1/4单元正常操作，另外3/4单元为假读；如纵向选取比例为八选一时，则1/8单元正常操作，其余7/8单元为假读，功耗浪费严重。
[0027]本发明提供一种新的SRAM存储阵列，如图3所示，其中，包括N行Μ列的多个SRAM存储单元，多个SRAM存储单元的每一行的上部和下部分别设置一字线，于多个SRAM存储单元的每一行中第一设定位置的SRAM存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与字线连接的多个SRAM存储单元中的预定比例进行操作，其中N和Μ为正整数。
[0028]本发明通过对现有技术的字线进行拆分，使得组成SRAM存储阵列的多个SRAM存储单元的每一行的上部和下部分别设置一字线，同一行中的一部分SRAM存储单元连接一条字线，同一行中另一部分SRAM存储单元连接另一条字线，使得当对SRAM存储阵列进行操作时，每一次只对两条字线的其中之一进行开启，则可以让同一行中原先会处于假读状态的另外一半单元关闭，从而可以减少因为假读而带来的功耗损失。
[0029]上述的预定比例可以一选一，或二选一，或四选一，或八选一。如纵向选取比例为二选一时，则一半单元正常操作，另一半单元关闭，没有假读；如纵向选取比例为四选一，则1/4单元正常操作，一半单元关闭，只有1/4单元为假读；如纵向选取比例为八选一时，则1/8单元正常操作，一半单元关闭，3/4单元为假读；从而最大程度使得原先处于假读状态的SRAM存储单元关闭，减少假读带来的功耗损失。
[0030]于一种优选的实施例中，上述的SRAM存储阵列，多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，位于同一列的多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的多个SRAM存储单元的每一个的右侧共同连接一第二位线。
[0031]具体地，如图3所示，该SRAM存储阵列为四行八列结构，多个SRAM存储单元的每一行的上部和下部分别设置一字线，如第一行分别设置第一字线WL0和第二字线WL1，第二行分别设置第一字线WL2和第二字线WL3，每一行的多个SRAM存储单元中部分SRAM存储单元与第一字线连接，每一行的多个SRAM存储单元中其余SRAM存储单元与第