地址发生电路和具有该地址发生电路的存储器件的制作方法
【专利说明】地址发生电路和具有该地址发生电路的存储器件
[0001]相关申请的交叉引用
[0002]本申请要求在2014年7月21日提出的申请号为10-2014-0091900的韩国专利申请的优先权，通过引用在此并入其全部内容。
技术领域
[0003]本专利文件涉及地址发生电路以及具有该地址发生电路的存储器件。
【背景技术】
[0004]存储器件的存储器单元包括作为开关的晶体管以及用于储存电荷的电容器。根据储存在该存储器单元的电容器中的电荷(即该电容器的终端电压)，数据可以被确定成高(对应于逻辑1)或低(对应于逻辑2)。
[0005]由于数据以电荷累积在该电容器中的方式来保持，原则上没有功耗。然而，由于储存在电容器中的初始电荷会因为由M0S晶体管的PN结或类似者造成的泄漏电流而遗失，所以可能使得数据遗失。为防止这样的数据遗失，在该数据遗失之前，储存在该存储器单元中的数据必须被读取，以及电容器必须根据该读取信息电容器被再充电。此种操作必须周期性地重复以保持所述数据。如此的再充电操作被称为刷新操作。
[0006]图1为在存储器件中的单元阵列的一部分的电路图。图1示例性地示出，该单元阵列包括位线BL和相邻设置的三个字线WLK-1，WLK和WLK+1。
[0007]在图1中的单元阵列中，与HIGH_ACT —起的WLK代表激活次数或激活频率为高的字线，以及WLK-1与WLK+1代表与该字线WLK相邻设置的字线。此外，CELL_K_1，CELL_K和CELL_K+1代表分别与所述字线WLK-1，WLK和WLK+1相耦接的存储器单元。所述存储器单元CELL_K-1, CELL_K和CELL_K+1分别地包括单元晶体管TR_K_1, TR_K和TR_K+1与单元电容器 CAP_K-1, CAP_K 和 CAP_K+1。
[0008]在图1中，当字线WLK被激活或被预充电(去激活)时，由于字线WLK与所述字线WLK-1和WLK+1之间的耦接，使得所述字线WLK-1和WLK+1的电压增大或减小，从而影响储存在所述单元电容器CAP_K-1，CAP_K和CAP_K+1中的电荷。因此，当字线WLK频繁地被激活-预充电或频繁地在激活状态与预充电状态之间切换时，由于储存在所述单元电容器CAP_K-1和CAP_K+1中的电荷的改变，储存在所述存储器单元CELL_K-1和CELL_K+1中的数据可能会损坏。
[0009]此外，因为字线在激活状态与预充电状态之间切换所产生的电磁波，可能使电子流入至或逃离被包括在与相邻的字线相互耦接的存储器单元中的单元电容器中，从而损坏所述存储器单元的数据。
【发明内容】
[0010]各种实施例涉及能通过锁存地址而产生用于目标刷新操作的地址的地址发生电路以及具有该地址发生电路的存储器件。
[0011]此外，各种实施例涉及通过根据是否执行冗余操作来维持或更新被锁存的地址的值而具有数量减少的锁存器的地址发生电路和具有该地址发生电路的存储器件，所述锁存器用于产生用于目标刷新操作的地址。
[0012]在一实施例中，地址发生电路可以包括:第一锁存单元，适于锁存通过反相输入地址的一部分所获得的地址；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；第三锁存单元，适于在目标刷新周期之外的周期期间锁存第一锁存单元的部分反相的输入地址；以及加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址。
[0013]在一实施例中，存储器件可以包括:单元阵列，包括多个字线以及多个冗余字线；第一锁存单元，适于锁存通过反相输入地址的一部分所获得的地址；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；第三锁存单元，适于在目标刷新周期之外的周期期间锁存第一锁存单元的部分反相的输入地址；加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址；以及控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与第二锁存单元中被锁存的地址和第三锁存单元中被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
[0014]在一实施例中，存储器件可以包括:多个存储体，各自包括多个字线以及多个冗余字线；多个第一锁存单元，各自适于锁存通过反相对应于存储体的输入地址的一部分所获得的地址；多个第二锁存单元，各自适于锁存对应的第一锁存单元的部分反相的输入地址，并且适于在目标刷新操作期间的第一刷新操作之后来锁存加/减地址；多个第三锁存单元，各自适于在目标刷新周期之外的周期期间锁存对应的第一锁存单元的部分反相的输入地址；加法/减法单元，适于通过在目标刷新周期的目标刷新操作期间依序选择所述多个第二锁存单元并且向或从被选中的第二锁存单元的被锁存的地址加上或减去预定值，以产生加/减地址；以及控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新所述多个存储体中与对应的第二锁存单元的被锁存的地址和对应的第三锁存单元的被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
[0015]在一实施例中，地址发生电路可以包括:第一锁存单元，适于锁存通过反相输入地址的一部分而获得的地址和对应于输入地址的冗余控制信号；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址和冗余控制信号，适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；以及加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址。
[0016]在一实施例中，存储器件可以包括:单元阵列，包括多个字线以及多个冗余字线；第一锁存单元，适于锁存通过反相输入地址的一部分而获得的地址和对应于输入地址的冗余控制信号；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址和冗余控制信号，适于当锁存冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号使能时维持部分反相的输入地址；加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值而产生加/减地址；以及控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与第二锁存单元中被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
[0017]在一实施例中，存储器件可以包括:多个存储体，各自包括多个字线以及多个冗余字线；多个第一锁存单元，各自适于锁存通过反相对应于存储体的输入地址的一部分而获得的地址和冗余控制信号，其中当对应于输入地址的字线被替代时，冗余控制信号被使能；多个第二锁存单元，各自适于锁存对应的第一锁存单元的部分反相的输入地址和冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新操作期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；加法/减法单元，适于通过向或从第二锁存单元中被锁存的地址加上或减去预定值而产生加/减地址；以及控制单元，适于刷新在所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与所述多个存储体中对应的第二锁存单元的被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
【附图说明】
[0018]图1为在存储器件中的单元阵列的一部分的电路图。
[0019]图2为根据本发明一实施例的地址发生电路的框图。
[0020]图3为图1中所示的第一锁存单元的电路图。
[0021]图4为图1中所示的第二锁存单元的电路图。
[0022]图5为图1中所示的第三锁存单元的电路图。
[0023]图6为根据本发明一实施例的存储器件的框图。
[0024]图7为图6中所示的控制单元的框图。
[0025]图8为图6中所示的存储器件的操作的时序图。
[0026]图9为根据本发明一实施例的地址发生电路的框图。
[0027]图10为根据本发明一实施例的存储器件的框图。
[0028]图11为图10中所示的控制单元的框图。
[0029]图12为根据本发明一实施例的地址发生电路的框图。
[0030]图13为图12中所示的第一锁存单元的电路图。
[0031]图14为图12中所示的第二锁存单元的电路图。
[0032]图15为图12中所示的锁存控制单元的框图。
[0033]图16为根据本发明一实施例的存储器件的框图。
[0034]图17为图16中所示的控制单元的框图。
[0035]图18为根据本发明一实施例的地址发生电路的框图。
[0036]图19为图18中所示的锁存控制单元的框图。
[0037]图20为根据本发明一实施例的存储器件的框图。
[0038]图21为图20中所示的控制单元的框图。
【具体实施方式】
[0039]本发明的各种实施例将通过参考附图来在下文中更详细的说明。然而，本发明的实施例可以以用不同的形式来实现，并不应被解释为以此所述的实施例为限。而是提供所述实施例使得公开更为完整，并向本发明所属技术领域中本领域技术人员充分传达本发明的范围。在此公开文件中，同样的附图标记在本发明的各附图和实施例中代表相同的部分。
[0040]图2为根据本发明一实施例的地址发生电路的框图。
[0041]参考图2，地址发生电路可以包括锁存控制单元210、第一锁存单元220、第二锁存单元230、第三锁存单元240与加法/减法单元250。
[0042]锁存控制单元210可以产生信号LAT1至LAT3以及UP，用以控制第一锁存单元220至第三锁存单元240。当锁存信号LAT被使能时，锁存控制单元210可以使能第一控制信号LAT1。锁存控制单元210可以维持第二控制信号LAT2与第三控制信号LAT3的使能，以及在目标刷新信号TR被使能的周期中，锁存控制单元210可以禁止第二控制信号LAT2与第三控制信号LAT3。在目标刷新信号TR使能时的周期中，锁存控制单元210可以在第二刷新信号REF2第一次被使能之后使能更新信号UP。
[0043]当第一控制信号LAT1被使能时，第一锁存单元220可以将输入地址ΙΑ〈0:Ν>的一部分(例如，输入地址ΙΑ〈0:Ν>的最低有效位(least significant bit, LSB))反相，将部分反相的输入地址ΙΑ〈0:Ν>锁存，以及输出被锁存的地址作为第一输出地址0UTl<0:N>o例如，当输入地址ΙΑ〈0:Ν>为“00000000000”，第一锁存单元220可以锁存并输出 “00000000001，，。
[0044]在第二控制信号LAT2被使能的周期中，第二锁存单元230可以接收第一输出地址OUT 1〈0:N>、锁存被接收的地址以及输出被锁存的地址作为第二输出地址0UT2〈0:N>o在第二控制信号LAT2被禁止的周期中，第二锁存单元230可以维持其中的锁存值而不接收第一输出地址0UT1〈0:N>。当更新信号UP被使能时，第二锁存单元230可以接收并锁存自加法/减法单元250所输出的加/减地址ASA〈0:N>。
[0045]在第三控制信号LAT3被使能时的周期中，第三锁存单元240可以接收第一输出地址0UT1〈0:N>、锁存被接收的地址以及输出被锁存的地址作为第三输出地址0UT3〈0:N>。在第三控制信号LAT3被禁止时的周期中，第三锁存单元240可以维持锁存值而不接收第一输出地址 0UT1〈0:N>。
[0046]加法/减法单元250可以接收第二输出地址0UT2〈0:N>，并且向或从第二输出地址0UT2<0:N>加上或减去预定值，以产生加/减地址ASA〈0:N>。当第二输出地址0UT2〈0:N>的一部分(例如，LSB 0UT2<N>)具有第一值(例如，0)时，加法/减法单元250可以将预定值(例如，2)加至第二输出地址0UT2〈0:N>。当第二输出地址0UT2〈0:N>的部分具有第二值(例如，1)时，加法/减法单元250可以自第二输出地址0UT2〈0:N>中减去该预定值。
[0047]在存储器件中的目标刷新操作期间，第二输出地址0UT2〈0:N>可以为用于字线的目标地址。在存储器件中第三输出地址0UT3〈0:N>可以被用于控制的冗余操作。在目标刷新周期的第一刷新操作期间，第二输出地址0UT2〈0:N>可以为自第一锁存单元220所输出的部分反相的输入地址ΙΑ〈0:Ν>，并且在目标刷新周期的第二刷新操作期间，第二输出地址0UT2〈0: N>可以为加/减地址ASA〈0: N>。
[0048]图3为图1中所示的第一锁存单元的电路图。
[0049]参考图3，第一锁存单元220可以包括多个输入单元310_0至310_N与多个锁存器320_0 至 320_N。
[0050]例如当第一控制信号LAT1被使能至高电平时，各输入单元310_0至310_N可以使所述输入地址位ΙΑ〈0>至IA〈N>中的对应位通过，以及例如当第一控制信号LAT1被禁止至低电平时，各输入单元310_0至310_N可以阻止对应位。所述输入单元310_0至310_N可以分别地包括反相器IV1_0至IV1_N，所述反相器响应于第一控制信号LAT1而开启/关闭。
[0051]在第一控制信号LAT1被禁止的周期中，所述锁存器320_0至320_N可以接收并锁存经由对应的输入单元310_0至310_N而通过的位ΙΑ〈0>至IA〈N>，并且维持所述锁存值。所述锁存器320_0至320_N可以包括反相器IV2_0至IV2_N以及反相器IV3_0至IV3_N，所述反相器在第一控制信号LAT1被禁止的周期中开启。
[0052]接收LSB IA<N>的锁存器320_N可以包括附加反相器IV_A，用以反相且锁存被接收的值。锁存器320_N可以接收对应位IA〈N>，以及反相且锁存被接收的值。
[0053]图4为图1中所示的第二锁存单元的电路图。
[0054]参考图4，第二锁存单元230可以包括多个第一输入单元410_0至410_N、多个第二输入单元420_0至420_N与多个锁存器430_0至430_N。
[0055]例如当第二控制信号LAT2被使能至高电平时，各第一输入单元410_0至410_N可以使第一输出地址的位0UT1〈0>至0UT1〈N>中的对应位通过，以及例如当第二控制信号LAT2被禁止至低电平时，各第一输入单元410_0至410_N可以阻止对应位。第一输入单元410_0至410_N可以包括反相器IV1_0至IV1_N，所述反相器响应于第二控制信号LAT2而开启/关闭。
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