一种sram自跟踪复制位线电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路（1C)设计领域，尤其涉及一种SRAM自跟踪复制位线电路。
【背景技术】
[0002] 随着科技的发展，对高速低功耗集成电路的需求与日倶增。通过降低电源电压被 普遍用于低功耗集成电路的设计。然而，工艺偏差随着电源电压的下降而恶化，这将使电路 性能显著下降。同时集成电路制造工艺的提升使制造更小尺寸的器件成为可能，然而研究 表明在同一片芯片上晶体管阈值电压的偏差与其最小尺寸成反比。在SRAM(静态随机存储 器）设计中采用能够减小灵敏放大器控制时序信号偏差的技术能够减少位放电时间，提高 SRAM读数据速度，降低动态功耗，同时也能降低读失效率。因此在低电压下降低SRAM中灵 敏放大器控制时序信号的工艺偏差具有很重要的意义。
[0003] 为了在降低电源电压节省功耗的前提下降低工艺偏差提高工艺容忍能力，现有技 术中主要包括以下几种方案：
[0004] 1)如图1中所示的为传统复制位线技术电路结构，由B.S.Amrutur和 M.A.Horowitz提出，现在广泛的运用在SRAM设计中以替代原始的反相器链结构产生灵敏 放大器使能信号。传统复制位线电路由冗余单元DC以及复制单元RC组成；其中DC和RC 的总数与存储阵列中任意一列位线的单元数相同用来模拟位线电容；当传统复制位线电压 下降到一定值时，通过反转反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对 灵敏放大器时序延时的控制。这种复制位线技术相比于原始反相器链产生的SAE在低电压 工作下具有更小的偏差。但是随着工艺的进步这种传统的位线复制技术已无法很好的改善 低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得很大，会使SRAM芯片的性 能大幅下降。
[0005] 2)如图2中所示的为多级复制位线技术电路结构，该技术在传统复制位线的基础 上将位线平均分割成Μ级，通过反相器将每一级串联在一起，最后一级反相器输出SAE信 号。其中每一级复制位线的复制单元RC相等且与传统复制单元RC数目一致。因此，每一级 复制位线的放电延迟时间和放电时序工艺偏差是传统放电延迟时间和工艺偏差的1/Μ。根 据统计学原理，被分割后的Μ级复制位线叠加之后总的放电延迟与传统复制位线电路的放 电延迟相等，但叠加之后总的工艺偏差却只为传统复制位线的1 但是随着Μ的增大， 反相器带来的门延迟和量化误差将不可忽略。
[0006] 3)如图3中所示的为双复制位线技术电路结构，该双复制位线技术电路结构充分 利用了传统复制位线的两条位线，使用新型双端放电的复制单元RC，在保持和传统复制位 线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的l/Vi,但是，该方案无 法准确模拟SRAM读操作时位线的放电过程，导致产生的灵敏放大器使能信号偏高，从而增 大了读错误率。
【发明内容】
[0007] 本发明的目的是提供一种SRAM自跟踪复制位线电路，能够在SRAM读操作的单元 附近进行读跟踪并产生具有较小的偏差的灵敏放大器使能信号，有效降低读错误率。
[0008]本发明的目的是通过以下技术方案实现的：
[0009] -种SRAM自跟踪复制位线电路，包括：若干组包含依次连接了本地控制信号产生 模块、灵敏放大器以及SRAM基本单元的存储阵列，且组与组之间的存储阵列并联连接；
[0010] 其中，每一SRAM基本单元均平均分成紧挨在一起排列的A、B、C、D四列；将字线译 码地址信号的后两位作为本地译码信号，选择A、B、C、D中的一列进行读写操作，其他未被 选中的三列存储单元组工作在保持状态；从三列处于保持状态的存储单元组中选择与正在 进行读操作的存储单元相隔一列的存储单元组作为复制位线，用来产生灵敏放大器的使能 信号。
[0011] 所述SRAM基本单元为能够克服半选问题的8管SRAM基本单元；所述组与组之间 的存储阵列并联连接后组成2MX2Nbit的SRAM存储阵列；
[0012] 该SRAM存储阵列的全局字线地址信号A[M+N-1:N+1]译码后产生全局字线信号 WL，全局字线信号WL和每一SRAM基本单元中的本地译码地址信号A[N+l:N-1]合作产生本 地字线信号，之后本地字线信号与位线译码地址信号A[N-1:0]译码结果共同作用，确定进 行读写操作的存储单元组。
[0013] 每一存储阵列包括：
[0014] 4列存储单元组A、B、C、D;4个灵敏放大器使能信号产生模块RCO、RC1、RC2、RC3 ; 一个本地控制信号产生模块CSG0 ;2个2输入或门N0R0与N0R1 ;1个2输入与非门NANDO; 一个灵敏放大器；其中：
[0015] RC0的复制位线BL接A列存储单元的复制位线BL;RC0的复制位线BLB接A列存 储单元的复制位线BLB;RC0的读写控制信号W/R端接全局读写控制信号W/R端；RC0的CS 端口接CSG0的CS_C端口；A列所有存储单元的CS端接CSG0的CS_A;RC0输出灵敏放大器 使能信号SAE_C;
[0016] RC1的复制位线BL接B列存储单元的复制位线BL;RC1的复制位线BLB接B列存 储单元的复制位线BLB;RC1的读写控制信号W/R端接全局读写控制信号W/R端；RC1的CS 端口接CSG0的CS_D端口；B列所有存储单元的CS端接CSG0的CS_B;RC1输出灵敏放大器 使能信号SAE_D;
[0017] RC2的复制位线BL接C列存储单元的复制位线BL;RC2的复制位线BLB接C列存 储单元的复制位线BLB;RC2的读写控制信号W/R端接全局读写控制信号W/R端；RC2的CS 端口接CSG0的CS_A端口；C列所有存储单元的CS端接CSG0的CS_D;RC2输出灵敏放大器 使能信号SAE_A;
[0018] RC3的复制位线BL接D列存储单元的复制位线BL;RC3的复制位线BLB接D列存 储单元的复制位线BLB;RC3的读写控制信号W/R端接全局读写控制信号W/R端；RC3的CS 端口接CSG0的CS_B端口；D列所有存储单元的CS端接CSG0的CS_B;RC3输出灵敏放大器 使能信号SAE_B;
[0019] 灵敏放大器使能信号SAE_A与SAE_B接N0R1，灵敏放大器使能信号SAE_C与SAE_ D接N0R0 ;N0R1与N0R0经NANDO端接输出端SAE;输出端SAE接灵敏放大器。
[0020] 所述灵敏放大器使能信号产生模块包括：2个反相器INV0与INV1 ;1个或非门 N0R0' ；9个NM0S管N0~N8 ; 1个PM0S管P0 ; 1个输出端口SAE' ；两个输入端口CS与读写 控制信号端W/R;其中：
[0021] CS端与读写控制信号端W/R接到N0R0'，N0R0'输出端记为LWL;LWL端接到INV0， INV0输出端记为LWLB;N0漏极与P0漏极及复制位线BLB连接，N0源极与P0源极及复制位 线BL连接，N0栅极接LWL端，P0栅极接LWLB端，成为一个受LWL控制的连接复制位线BL 与BLB的传输门；
[0022] N1源极接复制位线BL，N1漏极与N3漏极连接，N1栅极接LWL端，N3栅极接电源 电压VDD，N3源极接地GND，N2源极接复制位线BLB，N2漏极与N4漏极连接，N2栅极接LWL 端，N4栅极接电源电压VDD，N4源极接地GND，Nl，N2,N3,N4构成一个放电电路；
[0023] N5源极接复制位线BL，N5漏极与N7漏极连接，N5栅极接LWL端，N7栅极接电源 电压VDD，N7源极接地GND，N6源极接复制位线BLB，N6漏极与N8漏极连接，N6栅极接LWL 端，N8栅极接电源电压VDD，N8源极接地GND，N5,N6,N7,N8构成一个放电电路；
[0024] INV1的输入端经BL接输出端SAE'。
[0025] 所述的本地控制信号产生模块包括：2个反相器INV0'与INV1' ；4个二输入或非 门N0R0 "、N0R1 "、N0R2 " 与N0R3 "; 4 个二输入与门ANDO、AND1、AND2 与AND3 ;三个输入端口 的A[0]、A[l]及C0L端；4 个输出端口CS_A，CS_B，CS_C，CS_D;其中：
[0026] A[l]端接到INV0'的输入端，INV0'的输出端记为A[1]';A[0]端接到INV1'输入 端，INV1'的输出端记为A[0]' ；
[0027] A[ 1 ]与A[0]端接到N0R0 "，N0R0 "的输出端记为Y0'；A[ 1 ]端与A[0] '端接到 N0R1"，N0R1"的输出端记为Yl' ；A[1] '端与A[0]端接到N0R2"，N0R2"的输出端记为Y2' ； A[l] '端与A[0] '端接到N0R3"，N0R3"的输出端记为Y3' ；
[0028] Y0'端与C0L端经AND0端接输出端CS_A;Υ1'端与C0L端经AND1端接输出端CS_ B;Y2'端与C0L端经AND2端接输出端CS_C;Y3'端与C0L端经AND3端接输出端CS_D。
[0029] 由上述本发明提供的技术方案可以看出，该方案能够利用正在进行读操作存储单 元附近的一列未工作在保持状态的存储单元作为复制位线对读状态进行跟踪，从而可以精 确的模拟SRAM读操作时位线的放电过程，进而产生具有较小偏差的灵敏放大器使能信号， 有效降低读错误率，特别适用于有较大工艺波动的先进制造工艺