用于具有弱留存时间的存储器单元的刷新方案的制作方法
【专利说明】用于具有弱留存时间的存储器单元的刷新方案
[0001]相关申请的交叉引用
[0002]本申请要求于2013年6月24日以Jung Pill Kim等人的名义提交的美国临时专利申请N0.61/838,435的权益，其公开内容通过援引全部明确纳入于此。
技术领域
[0003]本公开涉及电子存储器操作并且尤其涉及用于具有弱留存时间的存储器单元的刷新方案。
[0004]背景
[0005]半导体存储器设备包括例如静态随机存取存储器(SRAM)以及动态随机存取存储器(DRAM)。DRAM存储器单元一般包括一个晶体管以及一个电容器，这使得能够进行高度集成。该电容器能够被充电或者放电来将信息存储为对应的位值(例如‘0’或‘1’)。因为电容器泄漏电荷，所以除非电容器电荷被周期性刷新，否则所存储的信息最终会消退。由于刷新要求，与SRAM以及其他静态存储器相反，DRAM被称为动态存储器。DRAM的持续刷新一般将其用途限于计算机主存储器。
[0006]DRAM规模缩放持续进行以增加每DRAM芯片的总位数，这直接影响了 DRAM刷新的规范，DRAM刷新是单元的值藉以被保持可读的过程。DRAM刷新的规范包括刷新命令被发送到每个DRAM的间隔(tREFI)，以及刷新命令占用DRAM接口的时间量(tRFC)。遗憾的是，DRAM规模缩放增加了弱留存单元(例如，具有减少的留存时间的单元)的数目。此类单元涉及附加的刷新循环来维持所存储的信息。片上系统或者其他类似的计算机架构中增加的刷新循环引起了显著的性能和功耗影响。但若非如此，在没有增加的刷新循环的情况下，会结果导致潜在的DRAM芯片产出损失。
[0007]概述
[0008]根据本公开的一方面，存储器控制器内的存储器刷新方法包括检查对应于第一存储器地址的第一留存状态以及对应于第二存储器地址的第二留存状态。该方法还包括当第二留存状态指示弱留存状态时，在对应于第二存储器地址的行上执行刷新操作。第一存储器地址对应于刷新计数器地址，并且第二存储器地址对应于该刷新计数器地址的补地址。
[0009]根据本公开的另一方面，存储器控制器包括动态存储器以及耦合到该动态存储器的刷新控制块。该刷新控制块包括刷新计数器、留存状态表、以及控制逻辑。该控制逻辑检查来自该留存状态表的对应于第一存储器地址的第一留存状态，以及来自于该留存状态表的对应于第二存储器地址的第二留存状态。当第二留存状态指示弱留存状态时，该控制逻辑还插入刷新操作。第一存储器地址对应于刷新计数器地址，并且第二存储器地址对应于刷新计数器地址的补地址。
[0010]根据本公开的另一方面，存储器控制器包括动态存储器以及耦合到该动态存储器的刷新控制块。该刷新控制块包括刷新计数器、留存状态表、以及控制逻辑。该控制逻辑包括用于检查来自于该刷新计数器的对应于第一存储器地址的第一留存状态以及来自于该留存状态表的对应于第二存储器地址的第二留存状态的装置。该控制逻辑还包括用于当第二留存状态指示弱留存状态时，在对应于第二存储器地址的行上执行刷新操作的装置。
[0011]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0012]附图简述
[0013]为了更全面地理解本公开，现在结合附图参阅以下描述。
[0014]图1A和1B解说了根据本发明的诸方面的示出用于提高具有弱留存状态的存储器单元的刷新频率而保持其他存储器单元的刷新频率的技术的电路时序图
[0015]图2A是解说根据本公开的一方面的包括刷新控制块的存储器控制器的框图。
[0016]图2B解说了根据本公开一方面的用以提供对应于每个相应存储器地址的留存状态的刷新表。
[0017]图3是根据本公开一方面的解说具有弱留存状态的存储器单元的刷新方案的流程图。
[0018]图4A是解说根据本公开的另一方面的包括刷新控制块的存储器控制器的框图。
[0019]图4B解说了根据本公开一方面的用以提供具有弱留存状态的存储器地址的刷新表。
[0020]图5是根据本公开另一方面的解说具有弱留存状态的存储器单元的刷新方案的流程图。
[0021]图6是根据本公开一方面的解说用于刷新具有弱留存时间的存储器单元的方法的流程图。
[0022]图7A解说了根据本发明的诸方面的示出用于提高具有弱留存状态的存储器单元的刷新频率而保持其他存储器单元的刷新频率的技术的电路时序图
[0023]图7B解说了根据本公开的一方面的刷新表。
[0024]图8解说了根据本公开一方面的用以提供对应于每个相应存储器地址的留存状态的刷新表。
[0025]图9是示出其中可有利地采用本公开的诸方面的示例性无线通信系统的框图。
[0026]详细描述
[0027]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构与组件以避免煙没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
[0028]动态随机存取存储器(DRAM)规模缩放持续进行以增加每DRAM芯片的总位数。此增加的容量直接影响了 DRAM刷新的规范，DRAM刷新是位单元的值藉以被保持可读的过程。DRAM刷新的规范包括刷新命令被发送到每个DRAM的间隔(tREFI)，以及刷新命令占用DRAM接口的时间量(tRFC)。遗憾的是，DRAM规模缩放也增加了弱留存单元(例如，具有减少的留存时间的单元)的数目。此类单元涉及增加的刷新循环来维持所存储的信息。性能和功耗受到片上系统(SoC)或者其他类似计算机架构中的DRAM上的增加的刷新循环的显著影响。在没有增加的刷新循环的情况下，会因增加数目的弱留存单元而结果导致潜在的DRAM芯片产出损失。
[0029]本公开的一方面为具有弱留存状态的单元插入刷新循环，其对刷新周期(例如，刷新间隔tREFI)有名义上的提高。在一个配置中，刷新控制块测试对应于第一存储器地址的第一留存状态以及对应于第二存储器地址的第二留存状态。在该配置中，第一存储器地址对应于刷新计数器地址而第二存储器地址是该刷新计数器地址的补地址(例如，该刷新计数器地址的最高有效位(MSB)取反)。在操作中，当第二存储器地址的留存状态指示弱留存状态时，在第二存储器地址上执行刷新操作。第二存储器地址上的刷新操作可以在第一存储器地址上的刷新操作之前、之后或与之并发地执行。
[0030]图1A和1B解说了根据本发明的诸方面的示出用于提高具有弱留存状态的存储