半导体存储器装置的制造方法
【专利说明】半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求2014年08月28日提交于韩国知识产权局的申请号为10-2014-0113435的韩国专利申请的优先权，其全部内容通过弓|用合并于此。
技术领域
[0003]各种实施方式大体上涉及一种半导体装置，并且更具体地涉及一种半导体存储器装置的编程操作。
【背景技术】
[0004]DRAM(动态随机存取存储器)由于其迅捷地访问目标存储器单元并且使得存储和读取数据更为容易，因此主要用作电子设备的存储器。然而，包括在DRAM单元中的电容器具有渗漏特性。DRAM为易失性存储器，并且当电源供给被切断时丢失存储的数据。
[0005]为了克服DRAM的缺点，代之以使用非易失性存储器器件从而即使在电源供给被切断时也能保持所存储的数据。非易失性存储器器件的例子有闪存存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)，以及自旋转移力矩随机存取存储器(STTRAM)。非易失性半导体存储器装置的存储器单元通过即使在电源供给被切断的情况下也保持所存储的数据而具有非易失的特性。
[0006]将数据存储进非易失半导体存储器装置的存储器单元中的操作通常被称为写入操作或是编程操作。在非易失半导体存储器装置中执行验证读取操作用以验证所预期的数据是否存储在存储器单元中。根据验证读取操作的结果，写入操作或是编程操作结束或是再次执行。相较于DRAM，用于存储数据的编程操作和验证读取操作的重复降低了非易失半导体存储器装置的整体操作速度。
【发明内容】
[0007]在一个实施方式中，一种半导体存储器装置包括写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号。该半导体存储器装置可以进一步包括编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。
[0008]在一个实施方式中，一种半导体存储器装置包括写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；以及数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号。该半导体存储器装置可以包括编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。所述编程控制部可以基于用于生成比较标记信号的时间来调整写入信号的脉冲持续时间。
[0009]在一个实施方式中，一种半导体存储器装置包括存储器单元并且配置为:响应于接收到写入命令并且生成写入信号而将输入数据写入到存储器单元中，并且当将输出自存储器单元的输出数据与参考电压进行比较之后，一旦比较标记信号处于预定的电平就生成接下来的写入信号。
【附图说明】
[0010]图1是描述了根据一个实施方式的半导体装置的表示的框图；
[0011]图2是描述了图1所描述的数据感测部的表示的电路图；
[0012]图3是描述了根据包括在半导体装置中的存储器单元的电阻值的输出数据的电压分布和参考电压的表不的图；
[0013]图4是描述了图1所描述的编程控制部的表示的框图；
[0014]图5是描述了图4所描述的初始写入脉冲生成单元的表示的框图；
[0015]图6是描述了图4所描述的写入信号生成单元的表示的框图；
[0016]图7是描述了图4所描述的验证读取控制单元的表示的框图；
[0017]图8是描述了图4所描述的验证读取信号生成单元的表示的框图；
[0018]图9是描述了根据一个实施方式的半导体存储器装置的操作的表示的时序图；
[0019]图10是描述了根据一个实施方式的半导体存储器装置的操作的表示的操作时间顺序；
[0020]图11是描述了根据一个实施方式的半导体存储器装置的操作的表示的操作时间顺序；
[0021]图12是描述了图1所描述的编程控制部的表示的电路图；
[0022]图13是描述了图12所描述的写入信号生成单元的表示的框图；
[0023]图14是描述了图12所描述的验证读取信号生成单元的表示的框图；
[0024]图15描述了采用根据参照图1-14所描述的实施方式的半导体存储器装置的系统的表不的例子的框图。
【具体实施方式】
[0025]接下来，将参考附图对半导体装置的各种实施方式进行描述。
[0026]针对一旦验证读取操作完成就能够执行接下来的编程操作的半导体存储器装置而提供了各种实施方式。
[0027]进一步，针对能够基于验证读取操作的操作时间调整接下来的写入操作的操作时间的半导体存储器装置提供了各种实施方式。
[0028]参照图1，根据本公开一个实施方式的半导体存储器装置1包括存储器单元110、写入驱动器120、以及数据感测部130。半导体存储器装置1包括编程控制部140。半导体存储器装置1可以是非易失存储器装置。存储器单元110可以是用于存储数据的存储器件，以及非易失存储器单元。存储器单元110可以是闪存存储器单元、PCRAM单元、ReRAM单元、FeRAM单元、MRAM单元以及STTRAM单元中的至少一种，其并不限制本公开的范围。当特定的位线以及特定的字线被选择时，存储器单元110可以被存取。存储器单元110可以是串行耦接到每个列开关和行开关的晶体管。当特定的位线BL和特定的字线WL电气耦接到存储器单元110时，列开关以及行开关导通并且存储器单元110可以电气耦接到写入驱动器120或是数据感测部130。虽然没有在图1中示出，半导体存储器装置1可以包括包含有多个存储器单元的存储器阵列，多个位线以及多个字线。存储器单元110可以电气耦接到接地电压VSS端子。
[0029]写入驱动器120可以响应于写入信号WT将输入数据DIN写入到存储器单元110中。写入驱动器120可以包括用于接收和存储在写入操作中包括的输入数据DIN的锁存器。写入操作可以执行无数次。
[0030]数据感测部130可以响应于验证读取信号VRD读取存储在存储器单元110中的数据。数据感测部130可以通过差分放大参考电压VREF和存储在存储器单元110中的数据来生成比较标记(flag)信号C0MPF。参考电压VREF的电平可以根据存储在存储器单元110中的数据的电平而变化。关于参考电压VREF的电平在电位上根据存储在存储器单元110中的数据的电平而发生变化的这个理念将在后面进行描述。
[0031]数据感测部130可以包括感测放大器131以及感测完成探测单元132。感测放大器131可以生成输出信号OUT和0UTB。可以通过响应于验证读取信号VRD而差分放大参考电压VREF和存储在存储器单元110中的数据来生成输出信号OUT和0UTB。存储在存储器单元110中的数据可以作为输出数据D0UT输出到感测放大器131。输出数据D0UT可以是根据存储器单元110的电阻值而改变的电压和电流中的一个，并且可以具有对应于存储在存储器单元110中的数据的电压电平。输出信号OUT和0UTB可以作为一对信号输出。感测完成探测单元132可以生成比较标记信号C0MPF。比较标记信号C0MPF可以通过探测输出信号OUT和0UTB的电平的改变来生成。一旦感测完成探测单元132探测到输出信号OUT和0UTB的电平变化，感测完成探测单元132就会使能比较标记信号C0MPF。当感测放大器131探测到输出数据D0UT和参考电压VREF之间的电平差时，输出信号OUT和0UTB的电平可以改变，并且一旦感测完成探测单元132探测到输出信号OUT和0UTB的电平变化，感测完成探测单元132就会使能比较标记信号C0MPF。
[0032]半导体存储器装置1可以执行将数据写入存储器单元110中的编程操作。写入操作和验证读取操作可以针对编程操作交替执行。例如，当半导体存储器装置将位于特定电平的数据写入存储器单元110，半导体存储器装置1可以通过写入驱动器120执行用于将位于特定电平的数据写入存储器单元110的第一写入操作。当第一写入操作完成，半导体存储器装置1可以执行第一验证读取操作。执行第一验证读取操作包括数据感测部130读取存储在存储器单元110中的数据并且确定输出数据D0UT是否对应于输入数据DIN。当输出数据D0UT不对应于输入数据DIN，半导体存储器装置1可以执行第二写入操作。半导体存储器装置1可以在第二写入操作结束时执行第二验证读取操作。半导体存储器装置1可以重复执行写入操作和验证读取操作直到数据感测部130确定输出数据D0UT对应于输入数据DIN或是实质上对应于输入数据DIN。当输出数据D0UT实质上对应于输入数据DIN时，半导体存储器装置1可以结束用于将处于特定电平的数据存储进存储器单元110中的编程操作。
[0033]编程控制部140可以响应于写入命令WTC0M而生成针对初始写入操作的写入信号WT。同样，编程控制部140可以生成验证读取信号VRD。编程控制部140可以响应于写入信号WT的禁止而使能验证读取信号VRD。编程控制部140可以响应于比较标记信号COMPF而生成针对