降低存储阵列功耗的方法及装置、存储阵列的外围电路的制作方法
【技术领域】
[0001]本发明涉及存储技术领域，特别是涉及一种降低存储阵列功耗的方法及装置、存储阵列的外围电路。
【背景技术】
[0002]只读存储器(Read-Only Memory, ROM),是一种只能读出事先所存数据的固态半导体存储阵列，其特性是一旦储存资料就无法再将之改变或删除。通常用在不需经常变更资料的电子或电脑系统中，并且资料不会因为电源关闭而丢失ROM所存数据，一般是装入整机前事先写好的，整机工作过程中只能读出，而不像随机存储阵列那样能快速地、方便地加以改写。ROM所存数据稳定，断电后所存数据也不会改变；其结构较简单，读出较方便，因而常用于存储各种固定程序和数据。
[0003]现有技术中，存储阵列中同一列中的晶体管的漏端与同一位线连接，同一行中的晶体管的栅端均与同一字线连接，且各个晶体管的源端均直接与地线相接，在对位线进行预充电时和打开相应的待读取的只读存储单元的字线时，会导致产生较大的静态功耗和动态功耗。
【发明内容】
[0004]本发明实施例解决的是如何降低只读存储单元的静态功耗和动态功耗的问题。
[0005]为解决上述问题，本发明实施例提供了一种降低存储阵列功耗的方法，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，所述方法包括:
[0006]判断所述位线是否被位线解码电路选中；
[0007]当确定所述位线是所述位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
[0008]当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
[0009]本发明实施例还提供了一种降低存储阵列功耗的装置，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，其特征在于，所述降低存储阵列功耗的装置包括:
[0010]判断单元，适于判断所述位线是否被位线解码电路选中；
[0011]第一控制单元，当确定所述位线是位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
[0012]第二控制单元，当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
[0013]本发明实施例还提供一种存储阵列的外围电路，所述外围电路包括:上述的降低存储阵列功耗的装置、位线解码电路和接地控制单元，所述降低存储阵列功耗的装置分别与所述位线解码电路和所述接地控制单元连接。
[0014]可选地，所述接地控制单元为控制晶体管，所述控制晶体管的栅端与所述降低存储阵列功耗的装置连接，所述控制晶体管的漏端与同列晶体管的源端均连接，所述控制晶体管的源端与所述地线连接。
[0015]可选地，所述存储阵列中的晶体管为金氧半场效晶体管。
[0016]可选地，所述控制晶体管为金氧半场效晶体管。
[0017]与现有技术相比，本发明的技术方案具有以下的优点:
[0018]由于在确定位线为所述位线解码电路选中的位线时，将存储阵列中同列晶体管的漏端均与所述位线连接的只读存储单元的源端与地线连接，反之，则只读存储单元的源端与地线断开连接，因此，可以有效降低只读存储单元的静态功耗和动态功耗。
【附图说明】
[0019]图1是现有技术中的一种存储阵列与地线之间的连接关系示意图；
[0020]图2是本发明实施例中的一种存储阵列的外围电路与存储阵列的连接关系示意图；
[0021]图3是本发明实施例中的降低存储阵列功耗的方法的流程图。
【具体实施方式】
[0022]图1是现有技术中的一种存储阵列与地线之间的连接关系示意图。图1中示出的存储阵列可以包括由8个晶体管100，其中:
[0023]第一行、第二行、第三行和第四行晶体管100的栅端分别与第一字线WL1、第二字线WL2、第三字线WL3和第四字线WL4分别连接，第一列和第二列晶体管100的漏端分别与第一位线BL1和第二位线BL2连接，且第一列和第二列晶体管100的源端均与地线101连接。
[0024]图1所示的存储阵列会存在着较大的静态功耗和动态功耗,具体地:
[0025]为了提高读取速度，在存储阵列不工作时，第一位线BL1和第二位线BL2均预充电至高电平状态。由于第一列晶体管100的漏端均与第一位线BL1连接，第二列晶体管100均与第二位线BL2连接，使得第一列和第二列中的晶体管100分别构成从第一位线BL1或第二位线BL2的高电平到地线101的低电平的漏电通路，产生漏电电流。虽然所述漏电电流较小，但是，当存储阵列中的晶体管的数量较多时，也会产生较大的静态功耗。
[0026]再如，当将第一字线WL1开启时，由于第一字线WL1与第二行中的晶体管100的栅端均连接，所有和第一字线WL1连接的第一行中的晶体管100均打开，使得所有与第一字线WL1连接的第一行中的晶体管100分别构成从第一位线BL1或者第二位线BL2的高电平到地线101的低电平的直流通路。并且，当第一字线WL1打开时，使得栅端均与第一字线WL1连接的第一行中的晶体管100的阻值急剧降低，进而使得从第一位线BL1或者第二位线BL2的高电平到地线101的低电平的直流通路中产生较大的放电电流，造成了较大的动态功耗。
[0027]同理，在将第二字线WL2、第三字线WL3和第四字线WL4开启时，第二行、第三行和第四行中的晶体管100也会分别构成从第一位线BL1或者第二位线BL2的高电平到地线101上的直流通路，进行放电，产生了较大的动态功耗。
[0028]为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过在确定位线为所述位线解码电路选中的位线时，将存储阵列中同列晶体管的漏端均与所述位线连接的晶体管的源端连接的接地控制单元开启，反之，则将相应的接地控制单元关闭，可以有效降低存储阵列的静态功耗和动态功耗。
[0029]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0030]请参见图2所示，其中示出的存储阵列可以包括4行*2列的晶体管，在所述存储阵列中:第一行晶体管20(^的栅端均与第一字线WL21连接，第二行晶体管2002]的栅端均与第二字线WL22连接，第三行晶体管2003j的栅端均与第三字线WL23连接，第四行晶体管2004j的栅端均与第四字线WL24连接。第一列晶体管200u的漏端均与第一位线BL21连接，第二列晶体管20012的漏端均与第二位线BL22连接。
[0031]如图2所示的存储阵列的外围电路可以包括:降低存储阵列功耗的装置201、位线解码电路202、第一接地控制单元和第二接地控制单元，其中:
[0032]降低存储阵列功耗的装置201分别与位线解码电路202、第一接地控制单元和第二接地控制单元相连接。同时，第一接地控制单元、第二接地控制单元还分别连接在所述存储阵列中第一列晶体管200u的源端、第二列晶体管20012的源端和地线205之间。
[0033]在具体实施中，所述降低存储阵列功耗的装置201可以包括判断单元2011、第一控制单元2012和第二控制单元2013，其中，判断单元2011分别所述第一控制单元2012和第二控制单元2013相连接。
[0