具有位单元和逻辑单元划分的单片式三维(3d)随机存取存储器(ram)阵列架构的制作方法

文档序号:9621061阅读:1084来源:国知局
具有位单元和逻辑单元划分的单片式三维(3d)随机存取存储器(ram)阵列架构的制作方法
【专利说明】具有位单元和逻辑单元划分的单片式三维(3D)随机存取 存储器(RAM)阵列架构
[0001] 优先权申请
[0002] 本申请要求于2013年7月11日递交的并且名称为"AM0N0LITHICTHREE DIMENSIONAL(3D)STATICRANDOMACCESSMEMORY(SRAM)ARRAYARCHITECTUREWITH BITCELLANDLOGICPARTITIONING"的美国临时专利申请序列号61/845, 044的优先权,通 过引用的方式将其全部内容并入本文。
[0003] 本申请还要求于2013年8月28日递交的并且名称为"AM0N0LITHICTHREE DIMENSIONAL(3D)RANDOMACCESSMEMORY(RAM)ARRAYARCHITECTUREWITHBITCELLAND LOGICPARTITIONING"的美国专利申请序列号14/012,478的优先权,通过引用的方式将其 全部内容并入本文。
技术领域
[0004] 本公开内容的技术总体上涉及用于与计算设备一起使用的存储器单元。
【背景技术】
[0005] 移动通信设备在当今社会中已经变得常见。这些移动设备的流行部分地由现在在 这样的设备上实现的许多功能来推动。对这样的功能的需求增加了处理能力要求,并且生 成了对更强大的电池的需求。在移动通信设备的外壳的有限空间内,电池与处理电路竞争。 对外壳内的空间的竞争和其它因素对组件的持续微型化和电路内的功耗起作用。
[0006] 与微型化压力并存的,存在减小移动通信设备内的电压电平的压力。减小的电 压电平延长电池寿命并且减小移动设备内的热量生成。虽然存在减小电压电平的压力, 但是具有对相应较大电压电平的需求的越来越大的存储器块的出现提供了相反的压力。 在许多实例中,这些存储器块是由随机存取存储器(RAM)制成的,以及更特别地是由静态 RAM(SRAM)制成的,所述静态RAM在位线和字线上具有操作电压以针对来自存储器位单元 的读取命令和去往存储器位单元的写入命令执行行存取和列存取。位线和字线的长度负面 地影响存储器单元阵列内的所要求的电压电平。也就是说,在大型阵列中,位线或字线的长 度可能引入足够的电容值或电阻值来使远处的位单元处的电压减小到这样的电平:所期望 的低的操作电压不足以操作远处的位单元处的晶体管。

【发明内容】

[0007] 在【具体实施方式】中公开的实施例包括具有位单元和逻辑单元划分的单片式三维 (3D)存储器单元阵列架构。提出了一种3D集成电路(IC) (3DIC),其将所述存储器单元的 元件折叠或者以其它方式堆叠到所述3DIC内的不同层中。在示例性实施例中,所述3DIC 是具有耦合不同层中的元件的单片式层间通孔(MIV)的单片式3DIC。在示例性实施例中, 以"蝶形"排列的方式来排列所述位单元一一之所以这么称呼是因为所述位单元是在所述 控制逻辑单元'胸腔'的任一侧上的'翅膀'。所述3DIC的每个层具有存储器单元以及在其 中包括全局块控制逻辑单元的存取逻辑单元。通过将每个层中的所述存取逻辑单元和全局 块控制逻辑单元与所述存储器单元放置在一起来缩短针对每个存储器单元的位线和字线 的长度,这允许有减小的电源电压并且通常减小所述存储器设备的总占用空间。
[0008] 在这点上,在一个实施例中,提供了一种3D随机存取存储器(RAM)。所述3DRAM 包括第一 3DIC层。所述第一 3DIC层包括被布置在所述第一 3DIC层中的第一RAM数据存 储体。所述第一 3DIC层还包括被布置在所述第一 3DIC层中的第二RAM数据存储体。所述 第一 3DIC层还包括第一RAM存取逻辑单元,其包括在所述被布置在所述第一 3DIC层中的 第一RAM数据存储体和所述被布置在所述第一 3DIC层中的第二RAM数据存储体之间布置 的第一全局块控制逻辑单元,所述RAM存取逻辑单元被配置为控制对所述被布置在所述第 一 3DIC层中的第一RAM数据存储体和所述被布置在所述第一 3DIC层中的第二RAM数据存 储体的数据存取。所述3DRAM还包括第二3DIC层。所述第二3DIC层包括被布置在所述 第二3DIC层中的第一RAM数据存储体。所述第二3DIC层还包括被布置在所述第二3DIC 层中的第二RAM数据存储体。所述第二3DIC层还包括第二RAM存取逻辑单元,其包括在所 述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中 的第二RAM数据存储体之间布置的第二全局块控制逻辑单元,所述第二RAM存取逻辑单元 被配置为控制对所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在 所述第二3DIC层中的第二RAM数据存储体的数据存取。
[0009] 在另一个实施例中,公开了一种3DRAM。所述3DRAM包括第一 3DIC层。所述第 一 3DIC层包括被布置在所述第一 3DIC层中的第一存储器单元。所述第一 3DIC层还包括被 布置在所述第一 3DIC层中的第二存储器单元。所述第一 3DIC层还包括第一RAM存取逻辑 单元,其包括在所述被布置在所述第一 3DIC层中的第一存储器单元和所述被布置在所述 第一 3DIC层中的第二存储器单元之间布置的第一全局块控制逻辑单元,所述RAM存取逻辑 单元被配置为控制对所述被布置在所述第一 3DIC层中的第一存储器单元和所述被布置在 所述第一 3DIC层中的第二存储器单元的数据存取。所述3DRAM还包括第二3DIC层。所述 第二3DIC层包括被布置在所述第二3DIC层中的第一存储器单元。所述第二3DIC层还包 括被布置在所述第二3DIC层中的第二存储器单元。所述第二3DIC层还包括第二RAM存取 逻辑单元,其包括在所述被布置在所述第二3DIC层中的第一存储器单元和所述被布置在 所述第二3DIC层中的第二存储器单元之间布置的第二全局块控制逻辑单元,所述第二RAM 存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一存储器单元和所述 被布置在所述第二3DIC层中的第二存储器单元的数据存取。
【附图说明】
[0010] 图1是常规存储器单元的示意图;
[0011] 图2是包括诸如图1的那些常规存储器单元的存储器单元的常规存储器单元阵列 的不意图;
[0012] 图3是具有与其相关联的控制逻辑单元的常规存储器单元阵列的示意图;
[0013] 图4是根据二维蝶形实施例的示例性存储器单元阵列的框图;
[0014] 图5是根据三维蝶形实施例的示例性存储器单元阵列的简化的透视图;以及
[0015] 图6是可以包括图4或图5的存储器单元阵列的示例性基于处理器的系统的框 图。
【具体实施方式】
[0016] 现在参照附图来描述本公开内容的若干示例性实施例。本文使用词语"示例性的" 来表示"充当例子、实例或说明"的意思。本文描述为"示例性的"任何实施例不必然地被 解释为优选于其它实施例或者比其它实施例有优势。
[0017] 在【具体实施方式】中公开的实施例包括具有位单元和逻辑单元划分的单片式三维 (3D)存储器单元阵列架构。提出了一种3D集成电路(IC) (3DIC),其将存储器单元的元件 折叠或者以其它方式堆叠到3DIC内的不同层中。在示例性实施例中,3DIC是具有耦合不同 层中的元件的单片式层间通孔(MIV)的单片式3DIC。在示例性实施例中,以"蝶形"排列的 方式来排列位单元一一之所以这么称呼是因为位单元是控制逻辑单元'胸腔'的任一侧上 的'翅膀'。3DIC的每个层具有存储器单元以及包括在其中的全局块控制逻辑单元的存取 逻辑单元。通过将每个层中的存取逻辑单元和全局块控制逻辑单元与存储器单元放置在一 起来缩短针对每个存储器单元的位线和字线的长度,这允许有减小的电源电压并且通常减 小存储器设备的总占用空间。
[0018] 在提出本公开内容的实施例之前,参照图1-3来提供常规存储器单元阵列的简要 概述。下面参照图4开始对本公开内容的实施例的讨论。
[0019] 在这点上,图1示出了存储器单元10并且特别是六晶体管(6T)静态随机存取 存储器(RAM) (SRAM)位单元。存储器单元10具有第一反相器12和第二反相器14。字线 (WL) 16耦合到反相器12、14二者。特别地,字线16通过第一传输门(PG)晶体管18 (PG1) 的栅极耦合到第一反相器12,以及通过第二PG晶体管20 (PG2)的栅极耦合到第二反相器 14。位线(BL)22耦合到第二PG晶体管20的漏极。位线横号(FT)耦合到第一PG晶体管 18的源极。
[0020] 继续参照图1,第一反相器12包括第一上拉(PU)晶体管26 (PU1)和第一下拉(PD) 晶体管28 (PD1)。第二反相器14包括第二PU晶体管30 (PU2)和第二
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