阻变存储器的制造方法
【专利说明】阻变存储器
[0001]相关申请的交叉引用
[0002]本申请基于并要求2013年3月22日提交的第61/804，557号临时申请以及2013年9月4日提交的第14/018，242号美国专利申请的优先权的权益，这两个申请的全部内容在此引入作为参考。
技术领域
[0003]此处描述的实施例一般地涉及阻变存储器。
【背景技术】
[0004]最近，半导体存储器已经引起注意，半导体存储器包括非易失性存储器，例如阻变存储器(例如，磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(ReRAM)等)作为存储设备。
[0005]典型的阻变存储器被配置为通过借助提供电流(或施加电压)更改其电阻，区分数据“ 1 ”和数据“ 0 ”。此外，阻变存储器具备读出放大器，该读出放大器读出来自每个存储单元的读取电流中的细微变化。
【附图说明】
[0006]图1是示出根据第一实施例的阻变存储器的配置的图；
[0007]图2是阻变存储器的主要组成部分的电路图；
[0008]图3是阻变存储器执行的读取操作的计时图；
[0009]图4是作为比较例的阻变存储器执行的读取操作的示例性计时图；
[0010]图5是根据第二实施例的阻变存储器的主要组成部分的电路图；
[0011]图6是阻变存储器执行的读取操作的计时图；
[0012]图7是根据第三实施例的阻变存储器的主要组成部分的电路图；
[0013]图8是根据第四实施例的阻变存储器的主要组成部分的电路图；以及
[0014]图9是根据第五实施例的阻变存储器执行的读取操作的计时图。
【具体实施方式】
[0015]在下文中，将参考附图描述根据各实施例的阻变存储器。在以下描述中，为具有相同功能和配置的组件提供相同的参考标号，并且仅当需要时才提供重叠描述。
[0016]通常，根据一个实施例，一种阻变存储器包括第一存储单元、字线、第一位线、第一和第二反相器以及第一、第二、第三、第四、第五和第六M0S晶体管。第一存储单元具有阻变元件。所述字线连接到所述第一存储单元，并且基于地址信号驱动所述字线。所述第一位线连接到所述第一存储单元并同时与所述字线相交，并且基于所述地址信号选择所述第一位线。所述第一反相器具有第一输入端子、第一输出端子以及第一和第二电压端子。所述第二反相器具有第二输入端子、第二输出端子以及第三和第四电压端子。所述第二输入端子连接到所述第一输出端子，并且所述第二输出端子连接到所述第一输入端子。所述第一MOS晶体管连接到所述第一输出端子。所述第二 MOS晶体管连接到所述第二输出端子。所述第三MOS晶体管连接到所述第一电压端子。所述第四MOS晶体管连接到所述第三电压端子。所述第五MOS晶体管的电流路径的一端连接到所述第一电压端子。向所述第五MOS晶体管的栅极提供第一信号。第二位线连接到所述第五MOS晶体管的所述电流路径的另一端。所述第六MOS晶体管连接在所述第一和第二位线之间。向所述第六MOS晶体管的栅极提供第二信号。在通过所述第二信号接通所述第六MOS晶体管之前，通过所述第一信号接通所述第五MOS晶体管。
[0017][第一实施例]
[0018]图1是示出根据第一实施例的阻变存储器的配置的图。
[0019]阻变存储器包括存储单元阵列11、读出放大器12、驱动器/汇聚器(sinker) 13和14、驱动器15、恒定电流生成电路16、参考电流生成电路17以及控制器18。
[0020]存储单元阵列11具有以矩阵方式排列的多个存储单元MC。存储单元MC分别连接在局部位线LBL〈0>与局部源极线LSL〈0>之间、局部位线LBL〈1>与局部源极线LSL〈1>之间、…，以及局部位线LBL〈n>与局部源极线LSL〈n>之间。此外，存储单元分别连接到字线WL<0>至WL〈n>。换言之，存储单元MC布置在字线WL〈0>至WL〈n>分别与局部位线LBL〈0>至LBL〈n>和局部源极线LSL〈0>至LSL〈n>相交的位置处。应该注意，η表示0、1、2、…或η0
[0021]各个局部位线LBL〈0>至LBL〈n>分别通过Ν通道MOS场效应晶体管(在下文中，被称为nMOS晶体管)M1〈0>至Ml〈n>连接到全局位线GBL。分别向nMOS晶体管M1〈0>至Ml<n>的栅极提供列选择信号CSL〈0>至CSL〈n>。局部位线LBL〈0>至LBL〈n>中的每一个的另一端连接到多个存储单元MC。
[0022]全局位线GBL连接到驱动器/汇聚器14。此外，全局位线GBL通过nMOS晶体管M4连接到读出放大器12。nMOS晶体管M4的栅极连接到用于生成恒定电流的恒定电流生成电路16。全局位线GBL通过nMOS晶体管M6连接到参考电压端子，例如地电位端子Vss。向nMOS晶体管M6的栅极提供放电信号DIS。
[0023]局部源极线LSL〈0>至LSL〈n>的一端分别通过nMOS晶体管M2〈0>至M2〈n>连接到全局源极线GSL。分别向nMOS晶体管M2〈0>至M2〈n>的栅极提供列选择信号CSL〈0>至CSL〈n>。局部源极线LSL〈0>至LSL〈n>中的每一个的另一端连接到多个存储单元MC。
[0024]全局源极线GSL连接到驱动器/汇聚器13。此外，全局源极线GSL通过nMOS晶体管M3连接到参考电压端，例如地电位端子Vss。向nMOS晶体管M3的栅极提供信号SINK。此外，全局源极线GSL通过nMOS晶体管M8连接到参考电压端子，例如地电位端子Vss。向nMOS晶体管M8的栅极提供放电信号DIS。
[0025]在写入操作期间，驱动器/汇聚器13和14以与要写入的数据一致的方向来向每个存储单元MC馈送电流。以此方式，驱动器/汇聚器13和14将数据写入到每个存储单元MC中。
[0026]字线WL〈0>至WL〈n>连接到用于驱动字线WL〈0>至WL〈n>的驱动器15。
[0027]nMOS晶体管M4的栅极连接到用于生成恒定电流的恒定电流生成电路16。读出放大器12连接到用于向读出放大器12提供参考电流的参考电流生成电路17。此外，控制器18连接到驱动器15和读出放大器12两者。控制器18控制由上面的阻变存储器的各个部分执行的操作。例如，控制器18生成要提供给读出放大器12的控制信号，并且控制由读出放大器12执行的读取操作。
[0028]图2是图1中的存储单元阵列11、读出放大器12和恒定电流生成电路16的配置的电路图。
[0029]在下文中，将描述存储单元阵列11的配置。
[0030]存储单元阵列11在字线WL〈0>至WL〈n>分别与局部位线LBL〈0>至LBL〈n>和局部源极线LSL〈0>至LSL〈n>相交的位置处，具有以矩阵方式布置的多个存储单元MC，如上所述。应该注意，η表示0、1、2、…或η。
[0031 ] 每个存储单元MC例如包括阻变元件RE和选择晶体管ST。阻变元件RE是被配置为通过提供电流或施加电压而更改其电阻的元件。阻变元件RE的实例包括但不限于磁隧道结(MTJ)元件、可变电阻元件、相变元件和铁电元件。选择晶体管ST的栅极连接到字线WL。通过字线WL接通选择晶体管ST，由此选择存储单元MC。
[0032]各个局部位线LBL〈0>至LBL〈n>分别通过列选择晶体管M1〈0>至Ml〈n>连接到全局位线GBL。分别向列选择晶体管M1〈0>至Ml〈n>的栅极提供列选择信号CSL〈0>至CSL〈n>。
[0033]全局位线GBL通过钳位晶体管M4和转移晶体管M5连接到在nMOS晶体管M12和M15之间的连接节点，晶体管M4和M5的电流路径彼此串联。此外，全局位线GBL通过放电晶体管M6连接到参考电压端子，例如地电位端子Vss。向放电晶体管M6的栅极提供放电信号 DIS。
[0034]局部源极线LSL〈0>至LSL〈n>的一端分别通过列选择晶体管M2〈0>至M2〈n>连接到全局源极线GSL。分别向列选择晶体管M2〈0>至M2〈n>的栅极提供列选择信号CSL〈0>至CSL<n>0
[0035]全局源极线GSL通过转移晶体管M3连接到参考电压端子，例如地电位端子Vss。向转移晶体管M3的栅极提供信号SINK。此外，全局源极线GSL通过放电晶体管M8连接到参考电压，例如地电位端子Vss。向放电晶体管M8的栅极提供放电信号DIS。
[0036]在下文中，将描述读出放大器12的配置。
[0037]读出放大器12是电流读出型的读出放大器。读出放大器12具备:第一反相器，其包括P沟道场效应晶体管(在下文中，被称为pMOS晶体管)M11和nMOS晶体管M12 ;第二反相器，其包括PM0S晶体管M13和nMOS晶体管M14 ；n