Dram子阵列级刷新的制作方法

文档序号:9621064
Dram子阵列级刷新的制作方法
【专利说明】DRAM子阵列级刷新
[0001]相关申请的交叉引用
[0002]本申请要求于2013年7月5 日提交且题为“DRAM Sub-Array Level Refresh (DRAM子阵列级刷新)”的美国临时专利申请N0.61/843,110的权益,其公开内容通过援引全部明确纳入于此。
技术领域
[0003]本公开一般涉及存储器刷新技术。更具体而言,本公开涉及存储器架构以及用以刷新动态随机存取存储器(DRAM)阵列的方法
[0004]背景
[0005]具有更高密度以及更小特征尺寸的动态随机存取存储器(DRAM)的开发提高了DRAM刷新操作的速率来补偿较大数目的漏泄存储器单元。较高的DRAM刷新速率能够影响系统性能。例如,DRAM刷新操作可能妨碍性能,因为存储器条的所有打开页一般要被关闭后条才可以被刷新。此外,DRAM条访问在刷新操作期间一般不被允许,由此进一步妨碍了系统性能。
[0006]概述
[0007]本公开的各方面包括刷新动态随机存取存储器(DRAM)的方法。该方法包括在该DRAM的第一 DRAM条的第一行处打开该DRAM的页。该第一 DRAM条的第一行在该第一 DRAM条的第一子阵列中。该方法还包括在关闭该DRAM条的第一行之前刷新该第一 DRAM条的第二行。该第一 DRAM条的第二行在该第一 DRAM条的第二子阵列中。
[0008]本公开的另一方面包括动态随机存取存储器(DRAM)系统。该DRAM系统包括具有数个存储器单元子阵列的存储器芯片。每个子阵列具有所分配的感测放大器。该存储器芯片还具有配置成存储该存储器芯片的子阵列配置的模式寄存器、全局行地址锁存器、以及刷新计数器。该存储器芯片还具有耦合到该全局行地址锁存器以及该刷新计数器的子阵列选择器。该存储器芯片还具有耦合到该子阵列选择器的局部行地址锁存器。该DRAM系统还包括耦合到该存储器芯片的存储器控制器。该存储器控制器还配置成读取该存储器芯片的子阵列配置,检测外部命令与刷新操作之间的子阵列级冲突,以及在该刷新操作期间保持一个或多个非冲突页打开。
[0009]根据本公开另一方面的动态随机存取存储器(DRAM)存储器系统包括具有数个存储器单元子阵列的存储器芯片,其中每个子阵列包括所分配的感测放大器。根据本公开的诸方面,该系统包括用于存储该存储器芯片的子阵列配置的装置、全局行地址锁存器、刷新计数器、耦合到该全局行地址锁存器和该刷新计数器的子阵列选择器、以及耦合到该子阵列选择器的局部行地址锁存器。该系统还包括用于读取该存储器芯片的子阵列配置的装置、用于检测外部命令与刷新操作之间的子阵列级冲突的装置、以及用于在该刷新操作期间保持一个或多个非冲突页打开的装置。
[0010]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会,本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到,这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而,要清楚理解的是,提供每一幅附图均仅用于解说和描述目的,且无意作为对本公开的限定的定义。
[0011]附图简述
[0012]为了更全面地理解本公开,现在结合附图参阅以下描述。
[0013]图1是常规DRAM阵列架构的示图。
[0014]图2是常规DRAM阵列中的DRAM条的示图。
[0015]图3是根据本公开的诸方面的DRAM条的示图。
[0016]图4A是解说常规DRAM控制器的功能的功能性框图。
[0017]图4B是解说根据本公开诸方面的DRAM控制器的功能的功能性框图。
[0018]图5是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
[0019]图6是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
[0020]详细描述
[0021]以下结合附图阐述的详细描述旨在作为各种配置的描述,而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而,对于本领域技术人员将显而易见的是,没有这些具体细节也可实践这些概念。在一些实例中,以框图形式示出众所周知的结构与组件以避免煙没此类概念。如本文所述的,术语“和/或”的使用旨在代表“可兼性或”,而术语“或”的使用旨在代表“排他性或”。
[0022]动态随机存取存储器(DRAM)规模伸缩持续进行以增加每块DRAM芯片的总位数。此增加的容量直接影响了 DRAM刷新操作的规范,DRAM刷新操作是位单元的值藉以被保持可读的过程。DRAM刷新操作的规范包括刷新命令被发送到DRAM条的间隔(tREFI)、以及刷新命令占用DRAM接口的时间量(tRFC)。
[0023]遗憾的是,DRAM规模伸缩也增加了弱留存单元(例如,具有较低的留存时间的单元)的数目。此类单元受制于频率刷新选项来维持所存储的信息。性能和功耗受到片上系统(SoC)或者其他类似计算机架构中的DRAM上的增加的刷新循环的显著影响。在没有增加的刷新循环的情况下,会因增加数目的弱留存单元而结果导致潜在的DRAM芯片产出损失。
[0024]根据本公开的诸方面,增加的动态随机存取存储器(DRAM)刷新速率的有害影响可以通过刷新DRAM条中的子阵列而允许该存储器条中的其他子阵列保持打开并同时允许对这些其他子阵列的访问来缓解。
[0025]图1解说了包括八个DRAM条102的DRAM 100。每个DRAM条102包括四个DRAM子阵列104。虽然图1解说了每个条102包括四个子阵列104,但是应当理解,本公开的各实现一般可以在每个DRAM条102中包括32个、64个或者某个其他数目的子阵列104。局部感测放大器106被耦合到子阵列104。每个局部感测放大器106的大小对应于DRAM页的大小。例如,在当前实现中,页大小能够至多为大约4千字节。虽然图1解说了每个刷新循环中仅有1行被刷新的简化情形,但是应当理解,每个刷新循环可以刷新不止一行。例如,DRAM条可以具有32k行,但是刷新循环可以被实现成8k循环。在这种情形中,在一刷新循环(tRFC)期间每条刷新4行。这4行通常分布到4个子阵列中。由此,对于具有总共32个子阵列的DRAM条,当其中4个子阵列中在执行刷新操作时,剩余的28个子阵列可以自由进行正常操作。
[0026]局部感测放大器106通过较窄I/O感测放大器总线110被耦合到全局输入/输出(I/O)感测放大器。在一个示例中,I/O感测放大器总线110可以是128位宽,然而应当理解I/O感测放大器总线110可以实现为具有不同总线宽度。在所解说的示例中,对于每次存储器访问8个数据字的预取操作而言,DRAM输出总线112可以是16位宽。应当理解,DRAM输出总
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