用于闪存的感测方法及其存储器元件的制作方法
【技术领域】
[0001 ] 本技术领域是关于用于减少邻近位线之间的电容耦合负载的感测方法及其存储器元件，且特别是有关于通过在读取期间针对每一感测位线进行预充电时间节省而改良偶数/奇数位线独立感测的读取时间的感测方法及其存储器元件。
【背景技术】
[0002]随着集成电路中的元件的临界尺寸缩小至一般存储单元技术的限制，设计者已寻找用于叠层多个平面的存储单元以实现较大的储存容量且实现较低的每位成本的技术。
[0003]在电荷俘获存储器技术中提供垂直「反及」存储单元的架构在2007年6月12日至14 日，2007 Symposium on VLSI Technology Digest of Technical Papers,第 14至 15页，Tanaka 等人的「Bit Cost Scalable Technology with Punch and Plug Process forUltra High Density Flash Memory」中。Tanaka等人的文献中所描述的结构是包含多栅极场效晶体管结构，其具有如「反及」栅极一样操作的垂直通道，并使用硅-氧化物-氮化物-氧化物-硅(S0N0S)的电荷俘获技术以便在每一栅极/垂直通道界面处产生储存位点。存储器结构基于配置为多栅极存储单元的垂直通道的半导体材料的柱状物，其中下选择栅极邻近于基板，且上选择栅极位于顶部。多个水平控制栅极使用与柱状物交叉的平坦电极层而形成。用于控制栅极的平坦电极层不需要严格的光刻技术，且可以节省成本。
[0004]先前技术的三维存储器结构的缺点在于，读取过程的吞吐量由于遮蔽邻近位线耦合效应而减少。针对邻近位线耦合效应，三维存储器结构提出了一种奇数-偶数架构。在每一读取中，读取偶数或奇数所有的位线。邻近位线可以做为遮蔽的效用。在此种存储器结构中，每次的读取操作中仅可以存取二分之一数量的位线。
[0005]在奇数-偶数架构中，偶数位线与奇数位线之间的独立感测广泛用于在感测期间避免位线间(BL-BL)耦合噪声的产生。当读取偶数位线或奇数位线时，另一位线固定于接地以遮蔽BL-BL耦合噪声的干扰。虽然偶数位线与奇数位线之间的独立感测比所有位线同时感测可靠且易于设计，但读取时间更长。
【发明内容】
[0006]本文中描述用于减少邻近共通(Global)位线以及邻近位线结构之间的电容性耦合负载的技术。例示性实施例的一者或一些提供用于闪存的连续感测方法，用于偶数位线与奇数位线之间改善位线对中的独立感测的读取时间。在例示性实施例的一,连续感测方法通过(例如)在读取期间针对感测位线中的每一者进行预充电时间节省而改良偶数/奇数BL独立感测的读取时间。
[0007]在例示性实施例的一，提供一种用于存储器元件的感测方法。此存储器元件包括在多个位线中的奇数位线以及偶数位线，所述方法包括将所述偶数位线与所述奇数位线两者预充电至预充电平。将所述奇数位线的电压电平维持于所述预充电平，且感测与所述偶数位线相关联的多个存储单元。感测与所述奇数位线相关联的存储单元。
[0008]在前述的用于半导体元件的连续感测方法的实例中，所述半导体元件包括存储单元的区块，所述区块包括多个层级，每一层级包括在存储单元的所述区块的第一末端与第二末端之间延伸的所述存储单元的条带，所述偶数位线以及所述奇数位线中的每一者经由开关而操作性地耦接至一串所述存储单元。在所述方法中，在对所述位线对的所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
[0009]在前述的用于半导体元件的连续感测方法的实例中，在对所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
[0010]在例示性实施例的一，提供一种用于存储器元件的感测方法。此存储器元件包括在所述存储器元件的第一末端处在多个层级处操作性地耦接至第一位线结构的一组偶数位线。在所述存储器元件的第二末端处在所述多个层级处操作性地耦接至第二位线结构的一组奇数位线。每一层级处的所述偶数位线以及所述奇数位线交错。此感测方法包括，在读取操作期间，对所述偶数位线与所述奇数位线两者进行预充电。当感测与所述偶数位线中的每一者相关联的存储单元时，将所述奇数位线中的每一者的电压电平维持于预充电平。将所述偶数位线中的每一者的电压电平放电至接地，且将所述奇数位线中的每一者的所述电压电平维持于所述预充电平。感测与所述奇数位线相关联的存储单元。
[0011]在例示性实施例的一，提供一种存储器元件，包括一区块、一第一位线结构、一第二位线结构、多个位线对、一预充电电路以及一感应电路。在所述区块中，每一所述层级包括在所述区块的第一末端与第二末端之间以第一方向延伸的多个存储单元。所述第一位线结构位于所述每一层级中的每一区块的所述第一末端，所述第一位线结构经由开关而操作性地耦接至由所述第一末端开始延伸的第一串所述存储单元。所述第二位线结构位于所述每一层级中的每一区块的所述第二末端，所述第二位线结构经由开关而操作性地耦接至由所述第二末端开始延伸的第二串所述存储单元。所述多个位线对以所述第一方向延伸，每一位线对包括一第一位线与一第二位线，其中每个所述位线对的所述第一位线与第二位线由相邻的位线对的所述位线所隔离。预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平。感应电路在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的所述多个存储单元，并且接续地感测与所述第二位线相关联的所述多个存储单元。
[0012]在例示性实施例的一，提供一种存储器元件，包括一组第一位线、一组第二位线、一预充电电路以及一感应电路。此组第一位线位于所述存储器元件的第一末端处在多个层级处操作性地耦接至第一位线结构。此组第二位线位于所述存储器元件的第二末端处在所述多个层级处操作性地耦接至第二位线结构，每一所述层级的所述第一位线以及所述第二位线交错。预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平。感应电路，在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的所述多个存储单元，并且接续地感测与所述第二位线相关联的所述多个存储单元。
[0013]在前述的用于半导体元件的连续感测方法的实例中，在对所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
[0014]下文详细描述附有图式的若干例示性实施例以进一步详细描述本发明。
【附图说明】
[0015]附图包含在本文中，以提供进一步理解，且并入于本说明书中构成说明书的一部分。【附图说明】例示性实施例以及描述的内容一起用以解释本发明的的原理。
[0016]图1及图2说明包含存储单元的区块的三维存储器元件。
[0017]图3为用于说明存储单元的三个层级的三维「反及」闪存阵列的实例的一部分的示意图，所述实例表示可包含许多层级的存储单元的区块。
[0018]图4说明一些三维存储器元件(诸如，图1及图2的元件)的主要位线负载。
[0019]图5A示意性地说明三维「反及」闪存的示意性等效电路。
[0020]图5B展示与图5A相关联的波形，其用于奇数-偶数架构中的偶数位线与奇数位线之间的独立感测。
[0021]图6A示意性地说明三维「反及」闪存的示意性等效电路。
[0022]图6B展示与图6A相关联的波形，其用于奇数_偶数架构中的偶数位线与奇数位线之间的独立感测。
[0023]图6C说明例示性实施例中的一者中的连续感测方法的流程图。
[0024]图7示意性地说明适用于本发明的例示性实施例的连续感测方法的三维「反及」闪存。
[0025]图8A示意性地说明适用于本发明的例示性实施例的连续感测方法的另一三维「反及」闪存。
[0026]图SB说明例示性实施例中的一者中的连续感测方法的流程图。
[0027]【符号说明】
[0028]10:三维存储器元件
[0029]12:区块
[0030]13:层级
[0031]14:字线
[0032]16:第一方向
[0033]18:第二方向
[0034]20:串选择线
[0035]22:共通位线
[0036]24:第一位线结构
[0037]26:第二位线结构
[0038]28:位线插塞