磁存储器及其控制方法
【专利说明】磁存储器及其控制方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年9月4日提交的美国临时申请N0.61/873,798以及2014年3月7日提交的美国申请N0.14/201，613的权益，所有申请的整体内容通过引用并入在此。
技术领域
[0003]在此描述的实施例一般涉及磁存储器及磁存储器的控制方法。
【背景技术】
[0004]近年来，自旋转移矩类型的磁阻随机存取存储器(STT-MRAM)作为半导体存储器被提出。MRAM包含在存储器基元中的磁阻效应元件。磁阻效应元件包括两个磁层(铁磁体层)和在其间设置的非磁层。“I”或“O”的数据存储在存储器基元中，取决于磁阻效应元件的两个磁层的磁化状态，也就是说，两个磁层的自旋取向是否平行或反平行。
【附图说明】
[0005]图1是示出磁存储器的整体配置示例的框图；
[0006]图2是示出磁存储器的基元阵列附近的配置示例的视图；
[0007]图3是示出在实施例中磁存储器的配置示例的示意图；
[0008]图4是示出磁存储器的存储器基元的结构示例的视图；
[0009]图5是示出磁阻效应元件的结构示例的示意图；
[0010]图6是示出磁阻效应元件的结构示例的示意图；
[0011]图7是描述在实施例中的磁存储器的示意图；
[0012]图8是描述在实施例中的磁存储器的示意图；
[0013]图9是描述在实施例中的磁存储器的示意图；
[0014]图10是描述在实施例中的磁存储器的操作示例的示图；以及
[0015]图11是描述在实施例中的磁存储器的变形的视图。
【具体实施方式】
[0016]本实施例将参照附图在下面详细描述。在下面的描述中，相同的参考标记附到具有相同功能和配置的元件，并且重复描述将在必要时提供。
[0017]—般地，根据一个实施例，磁存储器包括:基元阵列，其包含沿第一和第二方向设置的多个存储器基元，每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从多个存储器基元中所选择的存储器基元来读取数据。读取电路从与在基元阵列中的磁阻效应元件的位置对应的多个判定水平(level)来选择一个判定水平，并且使用选择的判定水平来从选择的存储器基元执行数据的读取。
[0018][实施例]
[0019]在实施例中的磁存储器的配置和操作将参考图1至图11来描述。
[0020](I)配置
[0021]在实施例中的磁存储器的配置将参考图1至图9来描述。
[0022]图1是示出在实施例中磁存储器的整体配置示例的框图。
[0023]如在图1中所示，在实施例中的磁存储器包括基元阵列200和控制基元阵列的操作的多个电路。
[0024]在磁存储器中，磁阻效应元件用作在基元阵列200中的存储器元件。在本实施例中的磁存储器例如是磁阻随机存取存储器(MRAM)。
[0025]在实施例中的MRAM包括用于在MRAM(例如MRAM封装)和外部装置(例如存储器控制器或主机装置)之间的发送/接收与控制信号(命令/状态)的发送/接收的接口电路110XA缓冲器111和DQ缓冲器112设置在接口电路110的内部。
[0026]CA缓冲器111从外部装置接收命令/地址信号、时钟启用信号、库选择信号、外部时钟信号等。DQ缓冲器112发送或接收数据输入/输出信号(数据)、数据选通信号以及数据屏蔽信号。
[0027]时钟发生器120基于来自基于时钟启用信号的CA缓冲器111的信号，产生MRAM的内部时钟。所产生的内部时钟提供给在MRAM中的预定电路，诸如命令解码器121、多路复用器114和DQ缓冲器112。在MRAM中的每一个电路基于由时钟发生器120产生的内部时钟而在操作时序处操作。
[0028]命令解码器121基于从CA缓冲器111传送的命令/地址信号来解码命令。解码的命令发送给库管理器122和电压发生器123。
[0029]为了执行对应于命令/地址信号的操作，库管理器122向由库选择信号选择的库BK传送诸如在基元阵列200中的地址和到库BK中每一个电路的控制信号。
[0030]电压发生器123产生用于与命令对应的操作的各种电压，并且向在库BK中的预定电路提供所产生的电压。
[0031]例如，多个库BK设置在MRAM中。
[0032]基元阵列200设置在库BK中。全局位线GBL、bGBL、位线BL、bBL、全局字线GWL以及字线WL设置在基元阵列中。多个存储器基元MC设置在基元阵列200中，以便连接到导线GBL、bGBL、BL、bBL、GWL、WL。
[0033]控制器130设置在库BK中。控制器130控制在库BK中每一个电路的操作。控制器130包括时序控制器131、行预解码器132、列预解码器133等。
[0034]时序控制器131控制在库BK中每一个电路140、150、160、170、180的操作时序。
[0035]行预解码器132执行例如对于来自库管理器122的地址信号的行地址的预解码。列预解码器133执行例如对于来自库管理器122的地址信号的列地址的预解码。
[0036]行解码器140解码来自行预解码器132的行地址。行解码器140基于解码的行地址控制在基元阵列200中的全局字线GWL与字线(也称为子字线)WL的激活。
[0037]列解码器150解码来自列预解码器133的列地址。列解码器150基于解码的列地址控制在基元阵列200中的全局位线GBUbGBL和位线(也称为子位线)BL、bBL的激活。
[0038]在基元阵列200中的存储器基元MC通过行解码器140及列解码器150处于访问状态中。
[0039]读取电路(感测放大器)180和写入电路(写入驱动器)181在数据分别从基元阵列200读取/写入到基元阵列200时被驱动。
[0040]读取电路180被驱动用于在控制器130的控制下读取数据。读取电路180经由全局位线GBUbGBL和位线BL、bBL向基于地址信号所选择的基元阵列200中的存储器基元MC提供读取电流(或读取电压)。读取电路180通过检测读取电流的电流值或位线的电位来读取在存储器基元MC中存储的数据。
[0041]写入电路181被驱动用于在控制器130的控制下写入数据。写入电路181经由全局位线GBL、bGBL和位线BL、bBL向基于地址所选择的基元阵列200中的存储器基元提供写入电流。
[0042]例如，当MRAM的数据通过基于自旋转移矩(STT)的写入方法写入时，写入电流流过在存储器基元中的磁阻效应元件。在STT-MRAM中，其中流过磁阻效应元件的写入电流的方向根据要写入到存储器基元中的数据(例如，“O”或“I” )来控制。
[0043]错误检查和校正(ECC)电路170对要写入到基元阵列200中的数据以及从基元阵列200读取的数据执行ECC处理。
[0044]页面缓冲器160在称为“页面”的数据基元中临时存储要写入到基元阵列200中的数据和从基元阵列200读取的数据。
[0045]多路复用器114基于内部时钟在时序中调节库BK和缓冲器112之间(或MRAM和外部装置之间)的数据传送时序。
[0046]图2是示出MRAM的基元阵列附近的电路布局示例的视图。
[0047]如在图2中所示，MRAM具有在基元阵列200附近设置的外围电路209和核心电路201。
[0048]在基元阵列200中，多个存储器基元设置成矩阵形状。数据存储在每一个存储器基元中。
[0049]核心电路201电连接到基元阵列200。数据在核心电路201和基元阵列200之间输入和输出。核心电路201包括局部列开关电路(LYSW)210、子字线解码器(SWD)211，以及局部列开关驱动器(LYSffDRV) 212。
[0050]局部列开关电路210使用分层位线系统根据在磁存储器中的列地址选择性地连接位线BL和bBL与全局位线。子字线解码器211激活字线并且根据行地址选择性地连接字线和全局字线。局部列开关驱动器212控制在局部列开关电路210中的局部列开关(例如在图1中的晶体管M1、M2)的接通/关断。
[0051]例如，局部列开关电路210包括具有嵌入式栅电极的晶体管，子字线解码器211包括具有平面栅电极的晶体管，以及局部列开关驱动器212包括嵌入式和平面晶体管。
[0052]外围电路(外围电路组，外围电路区域)209经由核心电路201电连接到基元阵列200。外围电路209包括例如控制电路(其控制核心电路201和基元阵列200)、读取电路(读取驱动器)180、写入电路(写入驱动器)181等。外围电路主要包括平面晶体管。
[0053]基元阵列200、核心电路201以及外围电路209形成在同一半导体基板上。因此，核心电路201和外围电路209与基元阵列200相邻。顺便说一下，多个基元阵列200和多个核心电路201可以设置在一个半导体基板中。在该情况下，例如一个外围电路(外围电路区域)设置在半导体基板中以便使多个基元阵列200和多个核心电路201共用。
[0054]图3是示出MRAM的基元阵列的内部结构的示例和用于读取数据的电路的内部配置的示例的等效电路图。
[0055]如在图3中所示，基元阵列200包括多个存储器基元MC。
[0056]在基元阵列200内部，设置了多个位线 BL〈0>、BL〈l>、BL〈n>、bBL〈0>、bBL〈l>、bBL〈n>和多个字线WL〈0>、WL〈1>、WL〈n>。当位线BL〈0>、BL〈1>、BL〈n>中的每一个位线没有在下面区分时，每一个位线简单地表示为位线BL，并且当位线bBL〈0>、bBL< I>、bBL<n>中的每一个位线没有在下面区分时，每一个位线简单地表示为位线bBL。当多个字线WL〈0>、WL〈l>、WL〈n>没有区分时，每一个字线简单地表示为字线WL。
[0057]位线BUbBL在列方向上延伸，并且字线WL在行方向上延伸。两个位线BL、bBL形成一个位线对。
[0058]存储器基元MC连接到位线BL、bBL和字线WL。
[0059]在列方向上设置的多个存储器基元MC连接到一个位线对BL、bBL。在行方向上设置的多个存储器基元MC连接到公共字线WL。
[0060]在分层位线系统中，多个位线BL〈0>、BL〈l>、BL〈n>经由局部列开关M1〈0>、M1〈1>、Ml〈n>连接到一个全局位线GBL，并且多个位线bBL〈0>、bBL〈l>、bBL〈n>经由局部列开关M2〈0>、M2〈l>、M2〈n>连接到其