半导体存储装置的制造方法
【专利说明】半导体存储装置
[0001]相关申请交叉引用
[0002]本申请主张于2013年9月11日提交的序列号为61/876，491的美国临时申请的权益以及于2014年3月7日提交的序列号为14/201,642的美国申请的权益，其全部内容通过引用纳入本文中。
技术领域
[0003]本文中描述的实施例一般地涉及半导体存储装置。
【背景技术】
[0004]已知作为电阻变化型存储器中的一种的磁随机存取存储器(MRAM)JRAM的写入方法包括磁场写入方法和自旋转移写入方法。在这些方法当中，自旋转移方法的优点在于增加集成密度、降低功耗和增强性能，因为此方法具有磁化反转所需的自旋转移电流随磁体尺寸变小而减小的特性。
[0005]自旋转移写入方法的MTJ(磁隧道结)元件具有多层结构，该多层结构由两个铁磁层以及插在其间的非磁势皇层(绝缘薄膜)构成，并且数字数据通过由自旋极化隧道效应导致的磁阻变化来存储。MTJ元件可通过两个铁磁层的磁取向而呈现低电阻状态和高电阻状态。当两个铁磁层的磁取向(自旋方向)处于平行状态(P(平行)状态)时，MTJ元件处于低电阻状态。当两个铁磁层的磁取向处于反平行状态(AP(反平行)状态)时，MTJ元件处于高电阻状态。
【发明内容】
[0006]另外，在可实现如“【背景技术】”中描述的精细基元的电阻变化型存储器中，由于微加工的布线层的电阻增加，无法通过仅扩大存储器基元阵列区域来得到足够的基元容量。因此，需要分割基元阵列，从而减小布线电阻增加的影响。分割基元阵列意味着增加基元阵列周围的核心电路的数量，从而仅导致芯片尺寸增加。在本申请中，通过使用针对存储器基元阵列周围的核心电路的存储器基元的微型化技术来缩小核心电路的区域，从而实现具有提升的容量和裕量(margin)的电阻变化型存储装置，同时抑制芯片尺寸增加。
[0007]—般而言，根据一个实施例，一种半导体存储装置包括基元阵列，所述基元阵列包括:多个电阻变化元件，其形成在半导体衬底上方；多个第一基元晶体管，其形成在所述半导体衬底上并且被设置为与所述电阻变化元件关联;多个第一栅电极，其被包括在所述第一基元晶体管中并且在第一方向上延伸;第一位线，其被电连接到所述电阻变化元件并且在垂直于所述第一方向的第二方向上延伸;第二位线，其被电连接到所述第一基元晶体管的电流路径的一端并且在所述第二方向上延伸；以及多个第一工作区，所述第一基元晶体管形成在所述第一工作区中，并且所述第一工作区在以第一角度与所述第一方向相交的方向上延伸。所述半导体存储装置还包括位线控制器，所述位线控制器包括:多个第二基元晶体管，所述第二基元晶体管形成在所述半导体衬底上，并且每个所述第二基元晶体管具有一端被电连接到所述第一位线或所述第二位线的电流路径；多个第二栅电极，其被包括在所述第二基元晶体管中并且在所述第一方向上延伸；以及多个第二工作区，所述第二基元晶体管形成在所述第二工作区中，并且所述第二工作区在以第二角度与所述第一方向相交的方向上延伸。
【附图说明】
[0008]图1是示例出根据第一实施例的半导体存储装置的结构的框图。
[0009]图2是示例出根据第一实施例的存储器基元(memorycell)的写入操作的图。
[0010]图3示例出根据第一实施例的基元阵列及其外围电路的布局的实例。
[0011]图4是示例出根据第一实施例的基元阵列与位线和源线(sourceline)控制器之间的关系的框图。
[0012]图5是示例出根据第一实施例的基元阵列与位线和源线控制器之间的关系的电路图。
[0013]图6是示例出根据第一实施例的基元阵列与位线控制器之间的关系的电路图。
[0014]图7是示例出根据第一实施例的基元阵列与源线控制器之间的关系的电路图。
[0015]图8是示例出根据第一实施例的基元阵列与位线控制器之间的关系的布局。
[0016]图9是沿着图8中的线A-A截取的截面图。
[0017]图10是沿着图8中的线B-B截取的截面图。
[0018]图11是示例出根据第一实施例的基元阵列与源线控制器之间的关系的布局。
[0019]图12是示意性地示例出根据第一实施例的半导体存储装置的基本制造方法的流程图。
[°02°]图13是示意性地示例出子孔(subhole)的结构的框图；
[0021]图14A是示例出列选择电路驱动器的逆变器的电路图。
[0022]图14B是示例出列选择电路驱动器的SWD驱动器的电路图。
[0023]图14C是SWD驱动器的电路图。
[0024]图14D是BL/SL重置(reset)驱动器的电路图。
【具体实施方式】
[0025]下文中，将参考附图描述已经构造的实施例。在下面的描述中，使用相似的参考标号表示具有基本相同的功能和结构的结构元件，仅在需要时给出重复的描述。使用构成参考标号的数字后面的“字母”或“连字符和数字”，以及构成参考标号的符号后面的“数字”或“连字符和数字”以区分由包括相同数字的参考标号表示且具有相同结构的元件。当不需要区分由包括相同数字的参考标号表示的元件时，这些元件由仅包括数字或符号的参考标号表示。例如，当不需要区分具有参考标号Ia和Ib的元件时，这些元件统一由参考标号I表示。此外，例如，当不需要区分具有参考标号WLl和WL2的元件时，这些元件统一由参考标号WL表不O
[0026]应注意，附图是示意图，并且厚度与平面尺寸之间的关系、各层间的厚度比率等等不同于实际情况。因而，具体厚度和尺寸应该在考虑以下描述的情况下判定。不用说，附图包括具有相互不同的尺寸关系或比率的部分。另外，下面描述的实施例通过实例示例出用于体现实施例的技术概念的装置或方法，并且实施例的技术概念不将结构组件的材料、形状、结构、排列等具体地限制为下面描述的那些。在权利要求的范围内，可以在实施例的技术概念上做出各种改变。
[0027](第一实施例)
[0028]〈根据第一实施例的半导体存储装置的结构〉
[0029]首先，参考图1，示意性描述根据第一实施例的半导体存储装置的基本结构。图1是示例出根据第一实施例的半导体存储装置的结构的框图。
[0030]第一实施例的半导体存储装置I包括存储器基元阵列(也简称为“基元阵列”)11、控制器12、DQ电路13、地址指令电路14、行解码器15、子孔16、位线和源线控制器17、读出放大器/写入驱动器18、字线驱动器20、以及内部电压发生器21。子孔16与每个存储器基元阵列11关联地产生字线驱动器20的控制信号以及位线和源线控制器14的控制信号。
[0031]基元阵列11是MRAM，在MRAM中，多个存储器基元MC以矩阵的形式二维排列。每个存储器基元MC包括MTJ元件22 (未示出)和基元晶体管23 (未示出)C3MTJ元件22是磁隧道结元件，该元件通过电阻状态的变化而存储数据，并且可以通过电流重写数据。基元晶体管23被设置为与MTJ元件22关联，并且被配置为，当使电流在所关联的MTJ元件22中流动时，基元晶体管23变为导通的。
[0032]多个字线WL在行方向上排列，并且多个位线BL在列方向上排列，从而字线WL和位线BL相互交叉。两个相邻的位线BL构成一对，存储器基元MC被设置为与字线WL和位线对(在该实施例中，为方便起见，称为位线BL和源线SL)之间的交叉点关联。每个存储器基元MC的MTJ元件22和基元晶体管23串联地连接在位线对之间(例如，在BL与SL之间)。此外，基元晶体管23的栅极被连接到字线WL。
[0033]各种外部控制信号，例如，芯片选择信号CS、时钟信号CK和时钟使能信号CKE)被输入到控制器12。控制器12控制地址指令电路14，并且辨别地址和指令。
[0034]指令地址信号CAi被输入到地址指令电路14。地址指令电路14将指令地址信号CAi传输到行解码器15和子孔16。
[0035]行解码器15被设置在存储器基元阵列11的字线方向上的两侧，并且对已经从地址指令电路14提供的指令地址信号CAi的地址进行解码。
[0036]子孔16基于外部控制信号，通过指令地址信号CAi识别指令或地址，并且控制字线驱动器20以及位线和源线控制器17。
[0037]位线和源线控制器17被设置在存储器基元阵列11的位线方向上的两侧，并且基于来自子孔16的控制信号来控制位线BL和源线SL。
[0038]读出放大器/写入驱动器18被设置在存储器基元阵列11的位线方向上。读出放大器被连接到位线BL，并且通过感测在与所选择的字线WL相连的存储器基元MC中流动的电流而读出存储在存储器基元中的数据。写入驱动器被连接到位线BL，并且通过使电流在与所选择的字线WL相连的存储器基元MC中流动而写入数据。
[0039]读出放大器/写入驱动器18与外部输入/输出端子DQ之间的数据的发送/接收经由数据总线19和DQ电路13执行。
[0040]字线驱动器20被设置在存储器基元阵列11的字线方向上的两侧，被连接到字线，并且被配置为在数据读取或数据写入时将电压施加到所选择的字线WL。更具体地说，字线驱动器20被配置为根据由行解码器15解码的行地址将电压施加到所选择的字线WL。
[0041]设置内部电压发生器21，以产生半导体存储装置I中的操作所需的内部电压(例如，由电源电压升高的电压)。该内部电压发生器21也由控制器12控制，并且执行升压操作且产生需要的电压。
[0042]〈存储器基元MC的写入操作〉
[0043]接下来，参考图2，示意性地描述根据第一实施例的存储器基元MC的写入操作。图2是示例出根据第一实施例的存储器基元MC的写入操作的图。
[0044]如图2所示，根据第一实施例的存储器基元MC的MTJ元件22的一端被连接到位线BL，MT J兀件22的另一端被连接到基兀晶体管23的电流路径的一端。基兀晶体管23的电流路径的另一端被连接到源线SL。利用TMR(隧穿磁阻)效应的MTJ元件22具有多层结构，该多层结构由两个铁磁层F和P以及插在其