用于测试存储器的方法及装置的制造方法
【技术领域】
[0001]本发明一般地涉及包含内部存储器的集成电路，并且更特别地，涉及用于在低功率的状态下测试存储器的方法和装置。
【背景技术】
[0002]为了测试存储器件(例如，SRAM)的操作，已知的是执行保持测试，在该保持测试中，数据被写入存储器件，并且在一段等待时间之后被从存储器中读回并被验证为与最初写入存储器件的数据是一致的。
[0003]集成电路可以按照低泄漏模式，例如，其中用于该电路的至少一部分的时钟被停止的低泄漏停止(LLS)模式来操作。对电路的一些部分的功率供应同样可以得以降低。
[0004]保持测试可以在停止模式的存储器件上执行。但是，这样的测试不会表示出在停止模式中的实际的操作条件，因为对存储器件的至少一些输入在不表现出实际停止模式期间的条件的测试期间仍然可以被供电。因此，有利的是能够在各种操作模式的实际条件下测试存储器的保持。
【附图说明】
[0005]本发明连同本发明的目的和优点一起可以连同附图一起参考下面关于优选实施例的描述而得以最佳理解，在附图中:
[0006]图1是根据本发明的一种实施例的系统的示意性框图；
[0007]图2是根据本发明的一种实施例的存储器内建自测试包装器(wrapper);以及
[0008]图3是根据本发明的一种实施例的方法的流程图。
【具体实施方式】
[0009]以下结合附图所阐明的详细描述意指作为关于本发明的当前优选实施例的描述，并且并非意指表示可以用以实现本发明的唯一形式。应当理解，相同的或等效的功能可以通过意指包含于本发明的精神和范围之内的不同实施例来实现。在附图中，相同的附图标记用来在全篇中指示相同的元件。而且，，术语“包括”、“包含”或其任何其他变型均意指涵盖非排他性的包含，使得包含一系列元件或步骤的模块、电路、器件构件、结构及方法步骤不仅包含那些元件，而且可以包含没有明确列出的或此类模块、电路、器件构件或步骤所固有的其他元件或步骤。由“包含…”引入的元件或步骤在没有更多约束的情况下不排除包括该元件或步骤的附加的相同元件或步骤的存在。
[0010]在一种实施例中，本发明提供了用于在存储器处于低功率状态下测试集成电路的存储器的方法和装置。以此方式，存储器在更显示的操作条件下测试。而且，测试时间基本上不增加。
[0011]为了测试集成电路，例如，片上系统(SoC)，该电路包含至少一个扫描链。测试可以作为用于测试电路的逻辑单元以检测制造缺陷的制造测试来执行。扫描链是用来存储用于使电路中的至少一部分逻辑初始化至已知状态的数据的触发器链。当进入扫描测试模式时，指示已知状态的数据被输入或被载入扫描链内。在扫描链内的数据被用来对电路的逻辑施加刺激。在扫描测的捕获阶段期间，逻辑的状态由扫描链捕获。在读取或卸载阶段期间，捕获值被移位到扫描链之外，以便验证被测试的系统或其一部分。基于扫描链的输出，可以验证系统，例如，验证其为无制造缺陷的。以下，扫描测试称为正常的扫描模式。
[0012]在本发明的实施例中，集成电路在正常测试模式中是可操作的，例如，在系统正受到使用至少一个扫描链进行的制造测试时。使用扫描链的扫描测试在正常的操作条件下执行，其中该系统在基本上正常的操作电压下是可操作的。该系统还包括低功率测试模式，在该低功率测试模式中，形成在正常扫描模式中所使用的扫描链的一部分的某些保持元件(例如，触发器)形成了用于测试处于低功率模式中的系统的存储器的存储器测试电路的一部分。在低功率测试模式中使用的扫描链由在正常扫描模式中使用的一些保持元件形成。存储器在低功率模式中针对数据保持进行测试，同时剩余的保持元件在低功率模式中针对数据保持进行测试。
[0013]现在参照图1，图中示出了根据本发明的一种实施例的电路或系统100的示意图。系统100可以是片上系统(SoC)。系统100包含一个或多个存储单元110、111、112，存储器内建测试(MBIST)包装器电路120，状态保持功率门控(SRPG)控制单元130、测试控制单元CTCU)140、电源管理控制(PMC)单元150、组合逻辑160以及一个或多个扫描链170、171、172。本领域技术人员应当理解，扫描链包含多个串联的触发器。
[0014]如上所述，在第一测试模式(即正常扫描模式)中，一个或多个触发器扫描链(FFs) 170、171、172经由每个扫描链170、171、172各自的输入来加载数据。该一个或多个扫描链170、171、172由系统100内的触发器形成，包括在MBIST包装器电路120内的触发器。再如扫描链内的数据被提供给组合逻辑160，以便检测系统100内的缺陷。随测试之后，组合逻辑160的输出被存储于扫描链170、172、171内，并且经由每个扫描链170、171、172各自的输出176从其中读出或卸载。以此方式，可以检测到系统100内的缺陷。
[0015]存储单元110、111、112被提供用于将数据存储于系统100内。存储单元110、111、112可以是SRAM存储单元110、111、112。尽管图1示出了包含三个存储单元110、111、112的系统，但是应当理解，这仅仅是说明性的，并且在系统100中可以包含其他数量的存储单元。每个存储单元110、111、112都包含用于将数据存储于其内的存储单元阵列。
[0016]MBIST包装器电路120被布置用于测试存储单元110、111、112中的至少一个或全部的操作。例如，MBIST包装器电路120被布置用于在至少一个输入处于低电压时针对数据保持来测试存储单元110的操作。MBIST包装器电路120同样可以在系统100的正常操作电压模式中测试存储单元110的操作。MBIST包装器电路120还被布置用于在系统于低功率模式下运转时测试存储单元110的操作，该低功率模式可以称为低泄漏停止(LLS)模式。低功率模式是其中系统100的一部分在降低的电压下运转的模式。在低功率模式中，可以停止到系统100的至少一部分的时钟信号。
[0017]在低功率模式中，系统100的一部分的操作电压被降低，例如，降至基本上为O伏，然而系统100的保持元件(例如，触发器)的操作电压被保持以将状态信息保留于其内。当处于低功率模式中时，扫描测试可以被执行用于测试系统100的保持元件的操作。在低功率模式中执行的扫描测试可以是状态保持功率门控(SRPG)扫描测试。SRPG是其中在保持对诸如触发器之类的保持元件的功率的同时降低到逻辑的功率的模式。特别地，扫描测试被执行用于测试在低功率模式中由保持元件进行的数据保持。在低功率扫描测试中，一个或多个扫描链170、171、172经由输入175来加载数据，并且测试该一个或多个扫描链170、171、172在系统于低功率模式中运行时是否保持数据。该保持可以在处于SRPG模式中时测试。
[0018]MBIST包装器电路120包含被布置用于测试在低功率扫描测试正被执行时于存储单元110、111、112内的数据保持的逻辑121。有利地，这允许在系统100的其他逻辑(例如，组合逻辑160)处于低功率状态时测试存储单元110的数据保持，由此提供对存储单元110的操作更现实的测试。而且，对存储单元110的测试与对系统100的保持元件(例如，触发器)的测试同时执行，这会减少系统100的测试时间。
[0019]图2是包含多个触发器122的MBIST包装器电路120的示意性框图。触发器122按照第一、正常扫描模式来配置，用于形成扫描链，而在MBIST包装器电路120之外的其他触发器形成更多的扫描链，或者作为包含在MBIST包装器电路120之外的触发器的扫描链的一部分。触发器122可以在正常扫描模式中使用，用于测试组合逻辑160，如同前面所描述的。在低功率扫描模式中，MBIST包装器电路120的至少一些触发器122被排除于扫描链170、171、172之外。MBIST包装器电路120的触发器122在低功率扫描模式中使用，用于提供对存储单元110、111、112的保持测试。
[0020]SRPG控制单元130控制在低功率扫描模式中的MBIST包装器电路120。特别地，SRPG控制单元130在低功率扫描测试被执行时调用MBIST包装器电路120，并且在预定的时间段之后恢复(resume)MBIST包装器电路120的操作，在该时间段内于存储单元110、
111、112内的数据保持在具有低操作电压的低功率模式下被测试。
[0021]T⑶140控制着对存储单元110、111、112的测试。当系统100在正常操作电压下工作时，T⑶140控制着在正常操作模式中的MBIST包装器电路120，以测试存储单元110、
111、112的操作。
[0022]如图2所示，raj 140可以在正常操作模式中给MBIST包装器电路120提供第一及第二输入TCU_INV0KE 141和TCU_RESUME 142，以分别调用和恢复MBIST包装器电路120的操作。尽管这些输入在图1中被提供给SRPG控制单元130，但是它们可以被认为是绕过SRPG控制单元130以经由SRPG控制单元130给MBIST包装器电路120提供的输入INVOKE131和RESUME 132来控制MBSIT包装器电路120。而且，TCU 140给SRPG控制130提供另一输入，即SRPG_M0DE输入143，该SRPG_M0DE输入143指示出系统100正执行低功率扫描测试。在低功率扫描测试中，SRPG控制单元130被布置用于控制MBIST包装器电路120的INVOKE 131和RESUME 132输入。应当意识到，在单元之间的各种输入和输出在本发明的其他实施例中可以不同地布置。
[0023]PMC单元150被提供用于控制系统100的操作电压。PMC单元150和SRPG控制单元130接收指示系统正进入低功率模式