用于使dram和mram访问交错的存储器控制器和方法
【专利说明】用于使DRAM和MRAM访问交错的存储器控制器和方法
[0001 ] 本申请是本申请人于2011年12月16日提交的申请号为201180066332.4、发明名称为“用于使DRAM和MRAM访问交错的存储器控制器和方法”的发明专利申请的分案申请。
技术领域
[0002]在本文中描述的示例性实施例一般地涉及存储器控制器，并且更具体地涉及存储器系统和方法，其包括用于使具有不同等待时间和页面尺寸的同步动态随机存取存储器(SDRAM)和自旋扭矩磁性随机存取存储器(ST-MRAM)交错的存储器控制器。
【背景技术】
[0003]计算机的速度很大部分由处理器的速度和在处理器与存储器之间快速地移动数据的能力确定。从存储器进行的数据传输已随着处理器与存储器之间的多通道或多路径的使用而增加。
[0004]等待时间指的是在存储器与处理器之间传送数据时的延迟，并且通常按时钟循环来测量。该处理器通常比存储器更快，因此其必须当存储器的适当段在数据能够被传送回到处理器之前被定位并被读取时延迟(等待)。存储在存储器中的数据以组定义。一个序列是在第一方向上(列)的多个组，并且一个通道是在第二方向上(行)的多个组。用于访问存储器的过程包括行和列识别所需的多个时钟循环及读或写指令。SDRAM与具有同步接口的系统总线同步，并且因此在对控制输入进行响应之前等待时钟信号且因此与计算机的系统总线同步。
[0005]存储器控制器管理到和来自存储器的数据的流动。其可以是单独芯片或被集成到另一芯片例如处理器中。用于数据传输的带宽可以包括一行的数千个位。双倍数据速率(DDR)存储器控制器驱动存储器，其中，在存储器时钟的上升和下降访问上传输数据。此DDR存储器控制器允许在不增加时钟速率或不增加总线宽度的情况下向存储器双倍传输数据。DDR2使最小读或写单元加倍至四个连续字。DDR3将最小读或写单元再次加倍至八个连续字。这在不必改变内部操作的时钟速率、仅仅是宽度的情况下提供了带宽和外部总线速率的另一加倍。此增加的读或写单元的不利方面是等待时间的增加。
[0006]虽然访问SDRAM的存储器控制器和方法是已知的，且访问例如ST-MRAM的其他类型的存储器的存储器控制器和方法是已知的，但并不知晓描述单个存储器控制器对SDRAM和ST-MRAM 二者访问和交错。ST-MRAM利用替换方法以便对磁性隧道结(MTJ)元件进行编程，其具有进一步简化MRAM存储单元并降低写功率的潜力。不同于其中借助于外场来执行编程的常规MRAM，ST-MRAM编程是通过驱动电流直接地通过MTJ以改变自由层的极化方向来实现的。
[0007]DDR3ST-MRAM具有比DDR3DRAM更长的激活和预充电操作等待时间。在激活操作期间，从存储器阵列读取一页数据并存储在本地数据仓库锁存器中以用于到本地数据仓库锁存器的后续读和写操作。激活操作可以由激活命令或执行相同操作的任何其他命令发起。在预充电操作期间，来自本地数据仓库锁存器的数据被写回到存储器阵列，并且作为结果，该页在没有新的激活操作的情况下被认为是关闭或不可访问的。预充电操作可以由预充电或自动-预充电命令或执行相同操作的任何其他命令发起。除激活和预充电操作等待时间之外，ST-MRAM的页面尺寸(例如512位)小于DRAM的页面尺寸(达到16k位)。因此，ST-MRAM中的打开页面在ST-MRAM芯片中的本地数据仓库锁存器中具有较少数量的位。由于页面尺寸差异，在对ST-MRAM的激活操作之后读或写整个页面的读和写操作(响应于读或写命令的操作，从或向本地数据仓库锁存器读或写较小组的数据位，例如128位)的数目小于DRAM的操作的数目。当系统使用DDR3ST-MRAM和DRAM(由于存储器的高密度或来自ST-MRAM存储器部分要求的非易失性)二者时，将需要两个或更多存储器控制器以管理ST-MRAM和DRAM中的不同等待时间和页面尺寸。除现有DDR3DRAM通道之外，DDR3ST-MRAM还将需要与其自己的存储器控制器相关联的专用通道(更多地址、数据、控制引脚和路由)。
[0008]相应地，期望的是提供用于在序列或通道级上使由SDRAM和ST-MRAM组成的存储器交错并减少其等待时间的存储器控制器和方法。此外，根据结合附图及前述技术领域和【背景技术】进行的后续详细描述和所附权利要求，示例性实施例的其他期望特征和特性将变得显而易见。
【发明内容】
[0009]提出了用于单独编程的激活和预充电等待时间以及用于非易失性存储器的页面尺寸的使易失性和非易失性存储器访问交错的设备和方法。
[0010]—种存储器系统包括:存储器，包括包括第一部分和第二部分的多个易失性存储器组；以及至少一个非易失性存储器组，包括与第一部分和第二部分以序列或列中的一个配置的至少第三部分；以及存储器控制器，被耦合到易失性存储器组和非易失性存储器组，并被配置成使激活、读、写和预充电操作对第一、第二和第三部分的应用同步。
[0011]使易失性和非易失性存储器访问交错的第一示例性方法包括包括第一部分和第二部分的多个易失性存储器组以及至少一个非易失性存储器组，该非易失性存储器组包括与第一部分和第二部分以序列或列中的一个配置的至少第三部分，该方法包括使激活、读、写和预充电操作对第一、第二和第三部分的应用同步。
[0012]使易失性和非易失性存储器访问交错的第二示例性方法包括a)接收激活操作发起命令;b)确定序列地址是否等于非易失性存储器序列地址;c)如果步骤b)为否，则在易失性存储器序列中发起激活操作;d)将易失性存储器等待时间计数器复位为A;e)如果A不等于易失性存储器等待时间，则增量A并重复步骤e);f)如果A等于易失性存储器等待时间，则执行易失性存储器读/写操作;g)发起易失性存储器预充电操作;h)将易失性存储器预充电等待时间计数器复位为B;i)如果B不等于易失性存储器预充电等待时间，则增量B并重复步骤i)直至B等于易失性存储器预充电等待时间；j)如果步骤b)为是，则在非易失性存储器序列中发起激活操作;k)将非易失性存储器激活等待时间计数器复位为C;l)如果C不等于非易失性存储器等待时间，则增量C并重复步骤I) ;m)如果C等于非易失性存储器等待时间，则执行非易失性存储器读/写操作;η)发起非易失性存储器预充电操作;ο)将非易失性存储器预充电等待时间计数器复位为D;以及P)如果D不等于非易失性存储器预充电等待时间，则增量D并重复步骤P)直至D等于非易失性存储器预充电等待时间。
[0013]使易失性和非易失性存储器访问交错的第三示例性方法包括使易失性和非易失性存储器访问交错，包括a)在易失性存储器序列和非易失性存储器序列中发起激活操作；
b)将易失性存储器激活等待时间计数器复位为A;c)如果A不等于易失性存储器激活等待时间，则增量A并重复步骤c);d)如果A等于易失性存储器，执行易失性存储器读/写操作;e)发起易失性存储器预充电操作;f)将易失性存储器预充电等待时间计数器复位为B;g)如果B不等于易失性存储器预充电等待时间，则增量B并重复步骤g)直至B等于易失性存储器预充电等待时间;h)在步骤a)之后，将非易失性存储器激活等待时间计数器复位为C;i)如果C不等于非易失性存储器等待时间，则增量C并重复步骤i);j)如果C等于非易失性存储器等待时间，则执行非易失性存储器读/写操作;k)发起非易失性存储器预充电操作；I)将非易失性存储器预充电等待时间计数器复位为D;以及m)如果D不等于非易失性存储器预充电等待时间，则增量D并重复m)直至D等于非易失性存储器预充电等待时间。
[0014]使易失性和非易失性存储器访问交错的第四示例性方法包括a)在非易失性存储器和易失性存储器中发起激活操作;b)将非易失性存储器激活等待时间计数器设置成C;c)将非易失性存储器已激活标志设置成N0;d)如果C不等于非易失性存储器激活等待时间，则增量C并重复步骤d);e)如果C等于非易失性存储器激活等待时间，则将非易失性存储器已激活标志设置成YES;f)在步骤a)之后，将易失性存储器激活等待时间计数器设置成A;g)如果A不等于易失性存储器激活等待时间，则增量A并重复步骤g) ;h)如果A等于易失性存储器激活等待时间，则发起读/写操作；i)如果非易失性存储器已激活标志是NO，则将易失性存储器的数据总线部分识别为有效并完成仅用于易失性存储器的读/写操作；j)如果非易失性存储器已激活标志是YES，则将非易失性存储器和易失性存储器的数据总线部分识别为有效并完成易失性和非易失性存储器二者的读/写操作;k)如果存在未决的更多读/写操作，则发起读/写操作并从步骤i)开始重复;I)如果不再有未决的读/写操作，则在非易失性存储器和易失性存储器中发起预充电操作;m)将易失性存储器预充电等待时间计数器复位为B;n)如果B不等于易失性存储器预充电等待时间，则增量B并重复步骤η)直至B等于易失性存储器预充电等待时间；ο)在步骤I)之后，将非易失性存储器预充电等待时间计数器复位为D;p)如果D不等于非易失性预充电等待时间，则增量D并重复步骤P)直至D等于非易失性预充电等待时间。
【附图说明】
[0015]下面将结合以下附图来描述本发明，其中，相似的附图标记表示相似的元件，并且
[0016]图1是根据第一示例性实施例的处理器与存储器之间的存储器控制器的方框图；
[0017]图2是为其配置第一示例性实施例的第一示例性方法的流程图；
[0018]图3是为其配置第二示例性