机存储介质和通信介质二者，所述通信介质包括促进计算机程序从一个地方传送到另一个地方的任何介质。存储介质可以是可由计算机存取的任何可用的介质。通过举例而非限制性的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、NAND 闪存、NOR 闪存、M-RAM、P-RAM、R-RAM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁存储设备、或者可以用于以指令或数据结构的形式携带或存储期望的程序代码以及可以由计算机来存取的任何其它介质。
[0067]此外，任何连接被适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤光缆、双绞线、数字用户线(“DSL”)或无线技术(例如红外、无线和微波)从网站、服务器或其它远程源发送软件，那么同轴电缆、光纤光缆、双绞线、DSL或无线技术(例如红外、无线和微波)包括在介质的定义中。
[0068]如本文所使用的，磁盘和光盘包括压缩光盘(“CD”)、激光光盘、光盘、数字多功能光盘(“DVD”)、软盘和蓝光光盘，其中磁盘通常磁性地复制数据，而光盘则利用激光来光学地复制数据。上述的组合也应当包括在计算机可读介质的范围内。
[0069]在不脱离本发明的精神和范围的情况下，替代的实施例对于与本发明所属领域的普通技术人员将是显而易见的。因此，尽管详细地说明和描述了所选择的方面，但是将理解的是，如下面的权利要求书所限定的，可以在不脱离本发明的精神和范围的情况下在其中做出各种替代和改变。
【主权项】
1.一种用于降低存储器I/O功率的方法，所述方法包括: 确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备的类型； 基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态中的一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存储器设备相关联的存储器I/O功率； 启用所述数据掩蔽操作；以及 在所述数据掩蔽操作期间，将所述DQ管脚驱动到所选择的DQ管脚状态。2.根据权利要求1所述的方法，其中，所述数据掩蔽操作发生在存储器写入操作期间。3.根据权利要求1所述的方法，其中，所述数据掩蔽操作发生在存储器读取操作期间。4.根据权利要求1所述的方法，其中，所述多个DQ管脚状态包括保持上一状态、保持低状态、保持高状态和三状态中的一个或多个状态。5.根据权利要求4所述的方法，其中，所述选择所述DQ管脚状态是基于与所述DRAM存储器设备的所述类型相关联的DQ管脚端接方案的。6.根据权利要求1所述的方法，其中，所述DRAM存储器设备包括双数据速率(DDR)DRAM存储器设备。7.根据权利要求6所述的方法，其中，所述数据掩蔽操作发生在DDR事务期间。8.根据权利要求7所述的方法，其中，在所述DDR事务的单个节拍内启用所述数据掩蔽操作。9.根据权利要求7所述的方法，其中，在所述DDR事务的开始或结尾中的一者处启用所述数据掩蔽操作。10.根据权利要求1所述的方法，其中，所述存储器控制器位于耦合到所述DRAM存储器设备的片上系统(SoC)上。11.一种用于降低存储器I/O功率的系统，包括: 用于确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备的类型的单元；用于基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态中的一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存储器设备相关联的存储器I/O功率的单元； 用于启用所述数据掩蔽操作的单元；以及 用于在所述数据掩蔽操作期间将所述DQ管脚驱动到所选择的DQ管脚状态的单元。12.根据权利要求11所述的系统，其中，所述数据掩蔽操作发生在存储器写入操作期间。13.根据权利要求11所述的系统，其中，所述数据掩蔽操作发生在存储器读取操作期间。14.根据权利要求11所述的系统，其中，所述多个DQ管脚状态包括保持上一状态、保持低状态、保持高状态和三状态中的一个或多个状态。15.根据权利要求14所述的系统，其中，所述用于选择所述DQ管脚状态的单元是基于与所述DRAM存储器设备的所述类型相关联的DQ管脚端接方案的。16.根据权利要求11所述的系统，其中，所述DRAM存储器设备包括双数据速率(DDR)DRAM存储器设备。17.根据权利要求16所述的系统，其中，所述数据掩蔽操作发生在DDR事务期间。18.根据权利要求17所述的系统，其中，在所述DDR事务的单个节拍内启用所述数据掩蔽操作。19.根据权利要求17所述的系统，其中，在所述DDR事务的开始或结尾中的一者处启用所述数据掩蔽操作。20.根据权利要求11所述的系统，其中，所述存储器控制器位于耦合到所述DRAM存储器设备的片上系统(SoC)上。21.—种用于降低存储器I/O功率的计算机程序，所述计算机程序体现在计算机可读介质中并且可由处理器执行，所述计算机程序包括: 被配置为确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备的类型的逻辑单元； 被配置为基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态中的一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存储器设备相关联的存储器I/O功率的逻辑单元； 被配置为启用所述数据掩蔽操作的逻辑单元；以及 被配置为在所述数据掩蔽操作期间将所述DQ管脚驱动到所选择的DQ管脚状态的逻辑单元。22.根据权利要求21所述的计算机程序，其中，所述数据掩蔽操作发生在存储器写入操作期间。23.根据权利要求21所述的计算机程序，其中，所述数据掩蔽操作发生在存储器读取操作期间。24.根据权利要求21所述的计算机程序，其中，所述多个DQ管脚状态包括保持上一状态、保持低状态、保持高状态和三状态中的一个或多个状态。25.根据权利要求24所述的计算机程序，其中，所述被配置为选择所述DQ管脚状态的逻辑单元是基于与所述DRAM存储器设备的所述类型相关联的DQ管脚端接方案的。26.根据权利要求21所述的计算机程序，其中，所述DRAM存储器设备包括双数据速率(DDR)DRAM存储器设备。27.根据权利要求26所述的计算机程序，其中，所述数据掩蔽操作发生在DDR事务期间。28.根据权利要求27所述的计算机程序，其中，在所述DDR事务的单个节拍内启用所述数据掩蔽操作。29.根据权利要求27所述的计算机程序，其中，在所述DDR事务的开始或结尾中的一者处启用所述数据掩蔽操作。30.根据权利要求21所述的计算机程序，其中，所述存储器控制器位于耦合到所述DRAM存储器设备的片上系统(SoC)上。31.—种用于降低存储器I/O功率的系统，所述系统包括: 片上系统(SoC)，其包括存储器控制器； DRAM存储器设备，其经由多个DQ管脚耦合到所述存储器控制器；以及 数据掩蔽功率降低模块，其包括被配置为在数据掩蔽操作期间将所述DQ管脚驱动到功率节省状态的逻辑单元。32.根据权利要求31所述的系统，其中，所述数据掩蔽功率降低模块还包括: 被配置为确定所述DRAM存储器设备的类型的逻辑单元；以及 被配置为基于所述DRAM存储器设备的所述类型来选择所述功率节省状态的逻辑单元。33.根据权利要求31所述的系统，其中，所述数据掩蔽操作发生在存储器写入操作期间。34.根据权利要求31所述的系统，其中，所述数据掩蔽操作发生在存储器读取操作期间。35.根据权利要求31所述的系统，其中，所述功率节省状态包括保持上一状态、保持低状态、保持高状态和三状态中的一个状态。36.根据权利要求31所述的系统，其中，所述功率节省状态是基于与所述DRAM存储器设备相关联的DQ管脚端接方案的。37.根据权利要求31所述的系统，其中，所述DRAM存储器设备包括双数据速率(DDR)DRAM存储器设备。38.根据权利要求37所述的系统，其中，所述数据掩蔽操作发生在DDR事务期间。39.根据权利要求38所述的系统，其中，在所述DDR事务的单个节拍内启用所述数据掩蔽操作。40.根据权利要求38所述的系统，其中，在所述DDR事务的开始或结尾中的一者处启用所述数据掩蔽操作。
【专利摘要】公开了用于降低存储器I/O功率的系统和方法。一个实施例是一种系统，包括片上系统(SoC)、DRAM存储器设备以及数据掩蔽功率降低模块。所述SoC包括存储器控制器。所述DRAM存储器设备经由多个DQ管脚耦合到所述存储器控制器。所述数据掩蔽功率降低模块包括被配置为在数据掩蔽操作期间将所述DQ管脚驱动到功率节省状态的逻辑单元。
【IPC分类】G11C7/10, G06F13/16
【公开号】CN105706168
【申请号】CN201480061437
【发明人】H-J·罗, D·全
【申请人】高通股份有限公司
【公开日】2016年6月22日
【申请日】2014年11月13日
【公告号】US9383809, US20150134989, WO2015073613A1